Pat

J-GLOBAL ID：200903003832806832

CMOS出力バッファ回路

Inventor： 小堆 仁志
Applicant, Patent owner： オリンパス光学工業株式会社
Agent (1)： 鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1992013113
Publication number (International publication number)：1993206831
Application date： Jan. 28, 1992
Publication date： Aug. 13, 1993
Summary：

【要約】【目的】貫通電流を抑え、ノイズを低減すること。【構成】入力信号端子10は、2入力NANDゲート12及び2入力NORゲート14の端子の一端、及びトランスミッションゲート16の入力端に接続され、NAND,NORゲート12,14の他端には、トランスミッションゲート16の出力端が接続され、NANDゲート12の出力端子は、ソースが電源23に接続された出力駆動用PMOSトランジスタ20のゲートに接続され、NORゲート14の出力端子は、ソースが接地26に接続された出力駆動用NMOSトランジスタ22のゲートに接続される。PMOS,NMOSトランジスタ20,22のドレインは共通に信号出力端子28に接続される。トランスミッションゲート16は、ゲートが接地に接続されたPMOSトランジスタ16Pとゲートが電源に接続されたNMOSトランジスタ16Nを並列接続して成る。

Claim (excerpt)：

信号入力端子と、信号出力端子と、第1の電圧レベルの第1の基準電圧源と、前記第1の電圧レベルとは異なる第2の電圧レベルの第2の基準電圧源と、前記信号入力端子に一方の入力端が接続された2入力NANDゲートと、前記第1の基準電圧源と前記信号出力端子との間に接続され、その制御端子が前記2入力NANDゲートの出力端に接続された第1極性の第1の半導体素子と、前記信号入力端子に一方の入力端が接続され、前記2入力NANDゲートよりも低い論理閾値を有する2入力NORゲートと、前記第2の基準電圧源と前記信号出力端子との間に接続され、その制御端子が前記2入力NOR回路の出力端に接続された、前記第1の極性とは異なる第2極性の第2の半導体素子と、それぞれ第1,第2の導通端子及び制御端子を有する第1の極性の第3の半導体素子と第2の極性の第4の半導体素子とを含み、前記第3及び第4の半導体素子の前記第1の導通端子は共通に接続されて信号入力端子に接続され、前記第3及び第4の半導体素子の前記第2の導通端子は共通に接続されて前記2入力NANDゲート及び2入力NORゲートの他方の入力端に接続され、前記第3の半導体素子の制御端子が前記第2の基準電圧源に接続され、且つ前記第4の半導体素子の制御端子が前記第1の基準電圧源に接続されているトランスミッョンゲートと、を具備してなることを特徴とするCMOS出力バッファ回路。

IPC (3)：

H03K 19/0175 ,  H03K 17/16 ,  H03K 19/0948

FI (2)：

H03K 19/00 101 F ,  H03K 19/094 B