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J-GLOBAL ID：200903003928226799

半導体組立ライン

Inventor： 二階堂 正彦
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1992102586
Publication number (International publication number)：1994045372
Application date： Apr. 22, 1992
Publication date： Feb. 18, 1994
Summary：

【要約】【目的】マウンタでリードフレームのアイランド不良発見した場合、不良アイランド位置情報をリードフレームに与えることにより、ワイヤボンダでの同エラー発生を回避する。【構成】リードフレーム1のアイランド形状異常を検出時に、不良アイランドに対応する特定位置に穴明けをする穿孔機21を有するマウンタ11と、不良アイランド位置情報穴読取機22を有しリードフレーム1の不良アイランド位置情報穴をチェックしながらワイヤボンディングを行うワイヤボンダ12と、モールド13から構成される。

Claim (excerpt)：

(A)1枚に1個または複数個の半導体チップを登載するアイランドと各々のアイランド周囲にリードがプレスされているリードフレームの各アイランドに半導体チップを登載し、また登載異常時にはアイランド位置に対応した不良アイランド位置情報穴をリードフレーム縁部にあける穿孔機を有するマウンタと、(B)不良アイランド位置のワイヤボンディングをスキップするためのリードフレームの不良アイランド位置情報穴読取機を有し、リードフレームの各アイランド上半導体チップとリードをワイヤボンディングするワイヤボンダと、を含むことを特徴とする半導体組立ライン。

IPC (3)：

H01L 21/50 ,  H01L 21/52 ,  H01L 21/60 301