クロックスキューを制御する方法及び装置

Inventor： , , ,
Applicant, Patent owner：
Agent (1)：山本秀策
Gazette classification：公開公報
Application number (International application number)：1992010412
Publication number (International publication number)：1994124137
Application date： Jan. 23, 1992
Publication date： May. 06, 1994
Summary：

【要約】【目的】デジタル論理システムにおいて、クロック出力間のスキューが最小となるように各クロック出力経路の遅延を調整する方法と装置を与える。【構成】クロックスキューを制御する回路はクロック分配回路内のクロック出力経路の各々に配置されている複数の遅延要素を有している。クロック出力間のスキューが最小となるように各クロック出力経路の遅延を調整するために、遅延要素は選択的に各クロック出力経路に接続、或いは経路から切り離され得る。遅延要素を越えてフィードバックループを接続することによって形成されるリング発振器の周波数を測定することによって各クロック出力経路の遅延が測定される。発振器の周波数は、周波数が目標周波数に近づくまで遅延要素が各クロック出力経路に接続される或いは経路から切り離される度に測定される。

Claim (excerpt)：

デジタル論理システムにおいて用いられるクロック分配回路であって、該デジタル論理システムは一次クロック信号及び複数のデジタル論理システム構成要素を包含しており、該クロック分配回路は該一次クロック信号から複数のマスタクロック信号を複数のマスタクロック出力ライン上に送出し、1つ又はそれ以上の該デジタル論理システム構成要素が1本の該マスタクロック出力ライン上のマスタクロック信号を受け取り、該クロック分配回路は、各マスタクロック出力ラインに対して、該一次クロック信号と該マスタクロック出力ライン上の該マスタクロック信号との間の時間遅延を発生する手段、及び該一次クロック信号と該マスタクロック出力ライン上の該マスタクロック信号との間の遅延間の差が所定の時間範囲内であることを保証するために、該時間遅延発生手段により発生される該時間遅延を制御する手段を備えているクロック分配回路。

IPC (2)：

G06F 1/10 , H03K 5/00

Patent cited by the Patent：

Cited by examiner (17)

特開昭64-058007
特開昭63-284501
特開昭61-253917

Show all

Return to Previous Page