Pat

J-GLOBAL ID：200903004056244906

半導体装置の製造方法

Inventor： 三浦 昭二 ,  杉坂 貴是 ,  榊原 利夫
Applicant, Patent owner： 日本電装株式会社
Agent (1)： 大川 宏
Gazette classification：公開公報
Application number (International application number)：1991265047
Publication number (International publication number)：1993109883
Application date： Oct. 14, 1991
Publication date： Apr. 30, 1993
Summary：

【要約】【目的】 分離溝をエッチングする際に分離溝内壁面や分離溝の周囲のシリコン基板表面に発生する結晶欠陥を除去、回復して電流漏れを防ぐ。【構成】 第2シリコン基板3の主面に、素子分離用の分離溝11を形成する。分離溝11の内壁面にC.D.E処理を施すことにより、分離溝11の形成時に発生したダメージ層を十分に又は完全に除去する。その後、分離溝11の内壁面にアニール処理することにより、C.D.E処理で除去しきれなかったダメージ層や、C.D.Eしょりにより新たに発生したダメージ層を回復する。

Claim (excerpt)：

シリコン基板に溝を形成する工程と、上記溝の内壁面をC.D.E(Chemical Dry Etching)処理する工程と、上記C.D.E処理した溝の内壁面をアニール処理する工程とを具備することを特徴とする半導体装置の製造方法。

IPC (4)：

H01L 21/76 ,  H01L 21/302 ,  H01L 21/324 ,  H01L 27/12

Patent cited by the Patent：

Cited by examiner (2)

• 特開昭63-166230
  
• 特開昭56-051580