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J-GLOBAL ID:200903004061681451
半導体装置及びその製造方法
Inventor:
Applicant, Patent owner:
Agent (1):
上柳 雅誉 (外1名)
Gazette classification:公開公報
Application number (International application number):2000306142
Publication number (International publication number):2002118251
Application date: Oct. 05, 2000
Publication date: Apr. 19, 2002
Summary:
【要約】【課題】 パンチスルーの発生を抑制し且つジャンクションの突き抜けによるリークを抑制できる半導体装置及びその製造方法を提供する。【解決手段】 本発明に係る半導体装置は、シリコン基板1上に形成されたゲート酸化膜2と、このゲート酸化膜上に形成されたゲート電極3と、シリコン基板1のソース/ドレイン領域に形成された第1の不純物拡散層7,8と、シリコン基板1のソース/ドレイン領域より深い領域に形成された、第1の不純物拡散層より低濃度の第2の不純物拡散層11と、ゲート電極3及び第1の不純物拡散層7,8それぞれの上に形成されたTiシリサイド13と、を具備するものである。
Claim 1:
半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、半導体基板のソース/ドレイン領域に形成された第1の不純物拡散層と、半導体基板のソース/ドレイン領域より深い領域に形成された、第1の不純物拡散層より低濃度の第2の不純物拡散層と、ゲート電極及び第1の不純物拡散層それぞれの上に形成されたシリサイドと、を具備することを特徴とする半導体装置。
IPC (3):
H01L 29/78
, H01L 21/28 301
, H01L 21/336
FI (3):
H01L 21/28 301 T
, H01L 29/78 301 S
, H01L 29/78 301 P
F-Term (23):
4M104BB01
, 4M104CC05
, 4M104DD37
, 4M104DD78
, 4M104DD84
, 4M104FF31
, 4M104GG09
, 4M104GG10
, 4M104GG14
, 4M104HH04
, 5F040DA14
, 5F040DA18
, 5F040EC01
, 5F040EC07
, 5F040EC13
, 5F040EF02
, 5F040EF11
, 5F040EF14
, 5F040EH02
, 5F040FA07
, 5F040FB02
, 5F040FC11
, 5F040FC19
Patent cited by the Patent:
Cited by examiner (2)
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半導体装置の製造方法
Gazette classification:公開公報
Application number:特願平8-063437
Applicant:富士通株式会社
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半導体装置及びその製造方法
Gazette classification:公開公報
Application number:特願平11-031107
Applicant:日本電気株式会社
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