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J-GLOBAL ID：200903004145174474

半導体装置の製造方法

Inventor： 加藤 寛之
Applicant, Patent owner： 富士通株式会社
Agent (1)： 岡本 啓三
Gazette classification：公開公報
Application number (International application number)：1997005833
Publication number (International publication number)：1998209273
Application date： Jan. 16, 1997
Publication date： Aug. 07, 1998
Summary：

【要約】【課題】 デュアルダマシン法による半導体装置の製造方法に関し、所定の断面形状の配線及びスルーホールコンタクトを形成し、スルーホール用レジストパターンに位置ずれが発生しても、スルーホールコンタクトの抵抗値の増大を回避できる半導体装置の製造方法を提供する。【解決手段】 下層配線24a,24bが形成された基板21上に層間絶縁膜26、エッチングストッパ膜27、層間絶縁膜28及びエッチングストッパ膜29を形成する。この場合、エッチングストッパ膜27はエッチングストッパ膜29に比してエッチングレートが高い材料により形成する。その後、上層配線用の溝31を形成した後、上から見たときに下層配線24aと配線溝31との交差部分よりも大きな開口部32aを有するレジスト膜32を形成し、エッチングストッパ膜27及び層間絶縁膜26をエッチングしてスルーホール33を形成する。

Claim (excerpt)：

下層配線が形成された半導体基板上に第1の層間絶縁膜を形成する工程と、前記第1の層間絶縁膜上に第1のエッチングストッパ膜を形成する工程と、前記第1のエッチングストッパ膜上に第2の層間絶縁膜を形成する工程と、前記第2の層間絶縁膜上に第2のエッチングストッパ膜を形成する工程と、前記第2のエッチングストッパ膜上に第1のレジスト膜を形成し、該第1のレジスト膜に所望の配線形状で開口部を形成する工程と、前記第1のレジスト膜をマスクとして前記第1のエッチングストッパ膜が露出するまで前記第2のエッチングストッパ膜及び前記第2の層間絶縁膜をエッチングして配線溝を形成する工程と、前記第1のレジスト膜を除去した後、全面に第2のレジスト膜を形成し、該第2のレジスト膜に前記配線溝の底部が露出する開口部を選択的に形成する工程と、前記第2のレジスト膜をマスクとし前記第1のエッチングストッパ膜及び前記第1の層間絶縁膜をエッチングしてスルーホールを形成する工程と、全面に導電材料を堆積させて前記スルーホール及び前記配線溝を該導電材料により埋め込んだ後、化学的機械研磨により前記第2のエッチングストッパ膜上の導電材料を除去し前記スルーホール及び前記配線溝内に前記導電材料を残存させることにより前記配線溝内に配置された上層配線と、該上層配線と前記下層配線とを接続するスルーホールコンタクトとを形成する工程とを有することを特徴とする半導体装置の製造方法。