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J-GLOBAL ID：200903004225088056

半導体記憶装置

Inventor： 末松 靖弘 ,  大島 成夫
Applicant, Patent owner： 東芝マイクロエレクトロニクス株式会社 ,  株式会社東芝
Agent (1)： 鈴江 武彦 (外6名)
Gazette classification：公開公報
Application number (International application number)：1998083644
Publication number (International publication number)：1999283395
Application date： Mar. 30, 1998
Publication date： Oct. 15, 1999
Summary：

【要約】【課題】 スペアセルを含む複数のバンクを同時にテストすることが困難であるとともに、テストモード時の消費電流を抑えることが困難であった。【解決手段】 モードセットレジスタ20はテストモード時にマルチバンクライト信号MBWを出力する。BSラッチ回路19はテストモード時にバンクBK0、BK1のスペアカラムデコーダ37、38を選択する信号SCBSを生成するとともに、カラムデコーダ30、31を選択する信号CBS0、CBS1を生成する。書き込み駆動回路33、34は、カラムデコーダ30、31により選択されるカラム線にデータを書き込み、スペアカラムデコーダ37、38により選択されるスペアカラム線にデータを書き込む。

Claim (excerpt)：

複数のワード線、複数のカラム線、少なくとも1つのスペアカラム線を含むメモリセルアレイと、ロウアドレスに応じて前記ワード線を選択するロウデコーダと、カラムアドレスに応じて前記カラム線を選択するカラムデコーダと、前記スペアカラム線を選択するスペアカラムデコーダとを有する複数のバンクと、テストモードを設定する信号に応じて、複数のバンクを同時に書き込み状態とする書き込み制御信号を生成する第1の生成手段と、テストモード時にカラムアドレスに含まれるバンク選択信号をラッチし、全バンクの前記スペアカラムデコーダを選択する第1の選択信号を生成するとともに、前記第1の生成手段から供給される書き込み制御信号に応じて全バンクの前記カラムデコーダを全て選択する第2の選択信号を生成する第2の生成手段と、前記第2の生成手段から供給される第2の選択信号により選択されたカラムデコーダにより前記カラムアドレスに応じて選択されるカラム線にデータを書き込み、前記第2の生成手段から供給される第1の選択信号により選択されたスペアカラムデコーダを介してスペアカラム線にデータを書き込む書き込み駆動回路とを具備することを特徴とする半導体記憶装置。

IPC (5)：

G11C 29/00 603 ,  G11C 29/00 671 ,  G01R 31/28 ,  G11C 11/407 ,  G11C 11/401

FI (6)：

G11C 29/00 603 P ,  G11C 29/00 671 P ,  G01R 31/28 B ,  G11C 11/34 362 S ,  G11C 11/34 362 H ,  G11C 11/34 371 A

Patent cited by the Patent：

Cited by examiner (1)

• 半導体記憶装置
  Gazette classification：公開公報   Application number：特願平7-095253   Applicant：日本電気株式会社