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J-GLOBAL ID：200903004256773741

半導体装置の製造方法

Inventor： 芹澤 葉子
Applicant, Patent owner： セイコーインスツル株式会社
Agent (1)： 松下 義治
Gazette classification：公開公報
Application number (International application number)：2008096892
Publication number (International publication number)：2009252865
Application date： Apr. 03, 2008
Publication date： Oct. 29, 2009
Summary：

【課題】 イオン注入時のチャネリングを防止することが可能な半導体装置の製造方法を提供する。【解決手段】 キャパシタを有する半導体装置の製造工程において、キャパシタの誘電膜となる絶縁膜とゲート電極上のチャネリング防止膜を同時に形成する。製造工程の簡略化および熱工程の削減が可能となる。【選択図】 図2

Claim 1：

素子分離領域を有する半導体基板上にゲート酸化膜を形成する工程と、 前記ゲート酸化膜上に多結晶シリコンからなるゲート電極と前記素子分離領域上に多結晶シリコンからなるキャパシタ下部電極とを同時に形成する工程と、 少なくとも前記ゲート電極と前記キャパシタ下部電極の表面に絶縁膜を形成する工程と、 レジスト膜を介して前記ゲート電極に対して自己整合的に不純物をイオン注入する工程と、 前記レジスト膜を除去した後に、前記絶縁膜上に多結晶シリコンを堆積して、前記キャパシタ下部電極と重なるようにキャパシタ上部電極を形成する工程と、からなる半導体装置の製造方法。

IPC (8)：

H01L 21/822 ,  H01L 27/04 ,  H01L 21/266 ,  H01L 21/28 ,  H01L 29/423 ,  H01L 29/49 ,  H01L 21/823 ,  H01L 27/06

FI (5)：

H01L27/04 C ,  H01L21/265 M ,  H01L21/28 301A ,  H01L29/58 G ,  H01L27/06 102A

F-Term (24)：

4M104BB01 ,  4M104BB40 ,  4M104CC05 ,  4M104DD91 ,  4M104EE05 ,  4M104EE12 ,  4M104EE17 ,  4M104GG09 ,  4M104GG14 ,  4M104GG19 ,  4M104HH07 ,  5F038AC05 ,  5F038AC15 ,  5F038AC16 ,  5F038EZ13 ,  5F038EZ14 ,  5F038EZ16 ,  5F038EZ20 ,  5F048AA07 ,  5F048AA09 ,  5F048AC10 ,  5F048BA01 ,  5F048BB05 ,  5F048BG12