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J-GLOBAL ID：200903004268992554

半導体装置

Inventor： 高石 昌
Applicant, Patent owner： ローム株式会社
Agent (2)： 佐野 静夫 ,  林田 英樹
Gazette classification：公開公報
Application number (International application number)：2007123408
Publication number (International publication number)：2008282859
Application date： May. 08, 2007
Publication date： Nov. 20, 2008
Summary：

【課題】チャネル領域のホール移動度を向上させることによって、オン抵抗を低減させることが可能な半導体装置を提供する。【解決手段】このトレンチゲート型のMOSFET(半導体装置)50は、主表面の結晶面が(110)面であるp型のシリコン基板1と、シリコン基板1上に形成されたエピタキシャル層2と、エピタキシャル層2に形成され、シリコン基板1の厚み方向(矢印Z方向)と平行な側壁を含むトレンチ3と、トレンチ3内にゲート絶縁膜4を介して形成されたゲート電極5と、トレンチ3の側壁に沿って形成されるn型のチャネル領域2bと、シリコン基板1の厚み方向(矢印Z方向)に、チャネル領域2bを挟むように形成されたp型のソース領域2cおよびp型のドレイン領域2aとを備えている。また、トレンチ3は、側壁の結晶面が(110)面となるように形成されている。【選択図】図1

Claim 1：

主表面の結晶面が(110)面、または、(110)面に対して所定のオフ角度で傾斜するオフ面であるp型の半導体基板と、 前記半導体基板上に形成された半導体層と、 前記半導体層に形成され、前記半導体基板の厚み方向と平行な側壁を含むトレンチと、 前記トレンチ内にゲート絶縁膜を介して形成されたゲート電極と、 前記トレンチの側壁に沿って形成されるn型のチャネル領域と、 前記半導体基板の厚み方向に、前記チャネル領域を挟むように形成されたp型のソース領域およびp型のドレイン領域とを備えることを特徴とする、半導体装置。

IPC (3)：

H01L 29/78 ,  H01L 29/12 ,  H01L 21/336

FI (6)：

H01L29/78 653C ,  H01L29/78 652T ,  H01L29/78 658E ,  H01L29/78 658G ,  H01L29/78 658F ,  H01L29/78 658A

Patent cited by the Patent：

Cited by applicant (1)

• 半導体装置及び半導体装置の製造方法
  Gazette classification：公開公報   Application number：特願平8-313852   Applicant：三洋電機株式会社