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J-GLOBAL ID：200903004334237240

アライメント精度測定用マーク

Inventor： 渡辺 明
Applicant, Patent owner： 沖電気工業株式会社
Agent (1)： 鈴木 敏明
Gazette classification：公開公報
Application number (International application number)：1993130169
Publication number (International publication number)：1994342745
Application date： Jun. 01, 1993
Publication date： Dec. 13, 1994
Summary：

【要約】【目的】 本発明は、半導体装置の製造におけるホトリソグラフィ工程で使用されるアライメント精度測定のためのマークの配置構成に関するもので、そのマークを1箇所にまとめて面積を縮小し、他のパターンを形成する面積を広く確保できるようにするとともに、測定時間の短縮を図ることを目的とする。【構成】 本発明は、レチクル21a,21b他のスクライブラインエリア23当たり1個設けた前記マーク用パターン24a〜d,25a〜dを、重ねあわせて転写することにより、その集合体が測定として1デバイスパターンから見た場合、1個のマーク26(例えば図1(c)の左上のマーク26、右上のマーク26は隣のパターンのためのものとなる)となるようにしたものである。このマークは前記マーク用パターン24a〜d,25a〜dがそれぞれ所定の間隔をおいて形成されるようにしたので、その間隔を同時に測定することによって、1デバイスパターンの4コーナー分のアライメント精度測定が1回でできる。

Claim (excerpt)：

半導体装置の製造におけるホトリソグラフィ工程で使用されるアライメント精度測定用マークの配置構成として、1デバイスパターン当たり1箇所としたことを特徴とするアライメント精度測定用マーク。

IPC (2)：

H01L 21/027 ,  G03F 9/00