Pat
J-GLOBAL ID：200903004458322466

低CGDの有益性を有する改良型CMOS、改良したドーピングプロファイル、及び化学的処理に対する非鋭敏性のための注入の側壁プロセス及び方法

Inventor：
マーク エス.ロッダー

About マーク エス.ロッダー

, 
マハリンガム ナンダクマル

About マハリンガム ナンダクマル


Applicant, Patent owner：
テキサス インスツルメンツ インコーポレイテツド

About テキサス インスツルメンツ インコーポレイテツド


Agent (1)： 浅村 皓 (外3名)
Gazette classification：公開公報
Application number (International application number)：1998377032
Publication number (International publication number)：1999261069
Application date： Dec. 07, 1998
Publication date： Sep. 24, 1999
Summary：
【要約】【課題】 短チャネル効果を低減するのと同様に、チャネル表面の下方にドーピングピークを有して配置されるポケットを含むこと及び1又はドレイン拡張領域内部からチャネル領域への横方向の広がり長さが低減されたチャネル表面で高濃度のポケットドーピングを含むことによる改良した表面移動度を有するトランジスタ及び2の製造方法を提供すること。【解決手段】 エッジ阻止材料(24)はゲート電極(22)または不処分ゲート構造体に隣接して位置し得るか、または不処分ゲート構造体の一部分であり得る。角度を付けたポケット注入の際、エッジ阻止材料(24)は多少のドーパントが半導体本体(10)に侵入することを阻止し、エッジ阻止材料の下方にあるポケット領域(18)は半導体本体(10)の表面下方に所定の距離を置いて位置している。
Claim (excerpt)：
トランジスタを製造する方法において、半導体本体上に注入阻止構造体を形成する段階であって、前記注入阻止構造体がゲート電極を形成すべき場所に隣接する領域を少なくともカバーしてなる前記段階と、前記注入阻止構造体に隣接する前記半導体本体に第1の導電型の第1のドープした領域を形成する段階と、前記注入阻止構造体の下方に少なくとも部分的にある前記半導体本体の第2の導電型のポケット領域に角度を付けた注入を行って、前記半導体本体にポケットを形成する段階と、を具備したことを特徴とする前記方法。
IPC (3)：
H01L 29/78 ,  H01L 21/8238 ,  H01L 27/092
FI (3)：
H01L 29/78 301 H ,  H01L 27/08 321 E ,  H01L 29/78 301 S
Patent cited by the Patent：
Cited by examiner (4)
Show all

Return to Previous Page

TOP

BOTTOM