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J-GLOBAL ID：200903004499048697
半導体装置
Inventor：
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Applicant, Patent owner：
Agent (1)：
大川 宏
Gazette classification：公開公報
Application number (International application number)：1991303599
Publication number (International publication number)：1993144930
Application date： Nov. 19, 1991
Publication date： Jun. 11, 1993
Summary：
【要約】【目的】構造の複雑化を回避しつつ隣接半導体能動領域間の静電容量を低減し得る半導体装置を提供する。【構成】例えばシリコン基板張り合わせ技術により形成される酸化シリコン膜(埋込絶縁層)2が半導体能動領域3の下面を半導体基板1から絶縁分離する。埋込絶縁層2までトレンチした分離溝4の表面に形成された酸化シリコン膜(側壁絶縁膜)5が各半導体能動領域3の側面を絶縁分離する。分離溝4内に充填されたポリシリコンからなる溝充填部6は半導体基板1と同一導電型で高濃度にド-プされており、更に埋込絶縁層2を貫通して半導体基板1と電気的に接続されているので、溝充填部6の電位は半導体基板1の電位にほぼ固定され、それにより隣接する半導体能動領域3間相互の電位変動の影響が低減される。
Claim (excerpt)：
半導体基板と、該半導体基板表面に配設された埋込絶縁層と、該埋込絶縁層の表面に形成された半導体層と、該半導体層の表面から前記埋込絶縁層までトレンチされ前記半導体層を複数の半導体能動領域に分割する分離溝と、該分離溝の表面に形成され前記半導体能動領域の側面を絶縁分離する側壁絶縁膜と、前記分離溝に充填された半導体からなる溝充填部と、前記各半導体能動領域内に形成された半導体素子とを備える半導体装置において、前記溝充填部は前記半導体基板と同一導電型でかつ高導電率を有するとともに、前記埋込絶縁層を貫通して前記半導体基板に電気的に接続されることを特徴とする半導体装置。
Patent cited by the Patent：
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