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J-GLOBAL ID：200903004537119900
電界効果トランジスタの製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
並川 啓志
Gazette classification：公開公報
Application number (International application number)：1991106400
Publication number (International publication number)：1993095004
Application date： Apr. 12, 1991
Publication date： Apr. 16, 1993
Summary：
【要約】 (修正有)【目的】リソグラフィ法の寸法精度以下の幅のゲート電極リセス構造を制御性よく作成する。【構成】第1段目のリセス6を形成した後に開口部側壁に第3の絶縁膜3を形成している。この第3の絶縁膜の厚さだけ開口幅を狭くすることができ、同時に第2のリセス7のエッチング時に第1のリセスがエッチングされ変形することもない。【効果】短ゲート長で、再現性のよい2段リセス構造を有するFETを高い歩留まりで作成できる。
Claim (excerpt)：
半導体上に第1の絶縁膜および第2の絶縁膜を順次形成する工程、前記第2の絶縁膜にゲート電極に対応した開口上部を設ける工程、該開口上部に対応し該開口上部よりも幅広の開口下部を前記第1の絶縁膜に設ける工程、該開口下部の幅に対応した領域の前記半導体をエッチングして第1段目のリセスを形成する工程、前記開口上部・開口下部の側壁および底部に第3の絶縁膜を堆積する工程、異方性エッチングにより、前記底部の第3の絶縁膜を除去することで前記側壁部分の第3の絶縁膜を残す工程、および、前記底部に露出する前記半導体をエッチングして第2段目のリセスを形成し、ゲート電極を形成する工程を順次行うことを特徴とした電界効果トランジスタの製造方法。
IPC (2)：
H01L 21/338
, H01L 29/812
