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J-GLOBAL ID：200903004654923508

半導体記憶装置

Inventor： 作井 康司 ,  中村 寛 ,  田中 智晴 ,  百冨 正樹 ,  舛岡 富士雄 ,  長谷川 武裕
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1994198840
Publication number (International publication number)：1995230696
Application date： Aug. 23, 1994
Publication date： Aug. 29, 1995
Summary：

【要約】【目的】 同一NAND列における制御ゲート線、選択ゲート線の充放電時間を揃えることができるNANDセル型EEPROMを提供すること。【構成】 半導体基板上に、電気的書き替え可能なメモリセルを複数個直列接続してNANDセル11を構成し、このNANDセル11がマトリックス配列されたメモリセルアレイと、同一行のNANDセル群を横切ってそれぞれ複数本配設された制御ゲート線CGと、同一列のNAND群を横切ってそれぞれ配設されたビット線BLとを備えたNANDセル型EEPROMにおいて、メモリセルアレイの両側にNANDセル11の2つに対して1個の割合で、制御ゲート線CGを駆動するドライバ回路12がそれぞれ配設され、偶数行のNANDセル群を横切る複数本の制御ゲート線CGは左側のドライバ回路12に接続され、奇数行のNANDセル群を横切る制御ゲート線CGは右側のドライバ回路12に接続されている。

Claim (excerpt)：

メモリセル又はメモリセルを複数個接続したメモリセルユニットがアレイ状に配列されたメモリセルアレイと、前記メモリセルアレイのワード線を選択する行選択手段と、前記メモリセルアレイのビット線を選択する列選択手段とを備えた半導体記憶装置において、前記メモリセルアレイの両側に、各々複数本のワード線を駆動するワード線ドライバをそれぞれ配設し、前記ワード線を連続する複数本ずつにブロック分けし、同一ブロックのワード線を同じドライバに接続してなることを特徴とする半導体記憶装置。

IPC (4)：

G11C 16/06 ,  G11C 11/401 ,  G11C 29/00 301 ,  H01L 29/78

FI (4)：

G11C 17/00 530 C ,  G11C 11/34 362 B ,  G11C 17/00 309 F ,  H01L 29/78

Patent cited by the Patent：

Cited by examiner (3)

• 半導体記憶装置
  Gazette classification：公開公報   Application number：特願平3-310431   Applicant：株式会社日立製作所
• 不揮発性半導体記憶装置
  Gazette classification：公開公報   Application number：特願平3-264582   Applicant：株式会社東芝
• 特開昭61-283162