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J-GLOBAL ID：200903004739723303

静電保護回路のレイアウト構造

Inventor： 三澤 英伸
Applicant, Patent owner： 日本電気アイシーマイコンシステム株式会社
Agent (1)： 京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1996228738
Publication number (International publication number)：1998074893
Application date： Aug. 29, 1996
Publication date： Mar. 17, 1998
Summary：

【要約】【課題】静電気印加時に、静電保護トランジスタのゲート電極を安定したフローティング状態にし、スナップバック状態に移行しやすくし、さらに、スナップバック状態へ移行しやすいトランジスタとしにくいトランジスタが混在する場合、それぞれのトランジスタを交互に配置することで破壊耐量を向上させる。【解決手段】静電保護トランジスタ部3と静電保護制御トランジスタ部2をそれぞれ別領域に配置することで分離する。さらに、静電保護制御トランジスタ部2のレイアウトを、静電気による電荷の流入、流出を抑える構造にし、静電気印加時にも安定したフローティング状態を実現し、スナップバックしやすくする。また、スナップバック状態への移行のしやすさに差のある静電保護トランジスタが混在するとき、それぞれを交互に配置することで、スナップバックしにくいトランジスタへの負荷を軽減し、破壊耐量を向上させる。

Claim (excerpt)：

電極パッドに印加される静電気の高電圧を放電して内部回路を保護する静電保護手段およびその動作を制御する静電保護制御手段を備えた静電保護回路のレイアウト構造において、前記静電気印加時に誘導される電荷を前記静電保護手段をすみやかにスナップバック状態に移行させて放電させる第1の素子配置と、前記スナップバック状態に移行しにくい静電保護手段と移行しやすい出力駆動手段を同じ静電保護手段配置領域内に配置するときに前記静電保護手段および前記出力駆動手段が静電破壊されにくい第2の素子配置とでレイアウトされることを特徴とする静電保護回路のレイアウト構造。

IPC (4)：

H01L 27/04 ,  H01L 21/822 ,  H01L 27/06 ,  H01L 29/78

FI (3)：

H01L 27/04 H ,  H01L 27/06 311 C ,  H01L 29/78 301 K