半導体装置の製造方法

Inventor：
Applicant, Patent owner：
Agent (1)：上柳雅誉 (外1名)
Gazette classification：公開公報
Application number (International application number)：2000242732
Publication number (International publication number)：2002057342
Application date： Aug. 10, 2000
Publication date： Feb. 22, 2002
Summary：

【要約】【課題】 600°C未満という低温プロセスでTFTを形成する場合でも、ゲート電極をパタニーング形成するときにゲート絶縁膜が異常にエッチングされることを回避することのできる半導体装置の製造方法を提供すること。【解決手段】低温プロセスでアクティブマトリクス基板200を製造するにあたって、ガラス製等の基板50上に形成した半導体膜100の表面に600°C以下の温度条件でゲート絶縁膜12、22、32を形成した後、アニール処理などによってゲート絶縁膜12、22、32の耐エッチング性を高めるゲート絶縁膜改質工程を行う。次に、ゲート絶縁膜12、22、32の表面にゲート電極形成用導電膜150を形成した後、レジストマスク66を形成し、しかる後に、このレジストマスク66を介して、ゲート電極形成用導電膜150にドライエッチングを行なって、ゲート電極14、24、34を形成する。

Claim 1：

基板上に形成した半導体膜の表面に600°C未満の温度条件でゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜の表面にゲート電極形成用導電膜を形成した後、該ゲート電極形成用導電膜の表面にパターニングマスクを形成し、しかる後に前記パターングマスクを介して前記ゲート電極形成用導電膜をエッチングしてゲート電極を形成するゲート電極形成工程とを有し、前記半導体膜によって薄膜トランジスタの能動層を構成した半導体装置の製造方法において、前記ゲート絶縁膜形成工程を行った以降、前記ゲート電極形成工程を行う前に、前記ゲート絶縁膜の耐エッチング性を高めるゲート絶縁膜改質工程を行うことを特徴とする半導体装置の製造方法。

IPC (4)：

H01L 29/786 , H01L 21/336 , G02F 1/1368 , H01L 21/316

FI (5)：

H01L 21/316 P , H01L 29/78 617 V , G02F 1/136 500 , H01L 29/78 617 M , H01L 29/78 627 F

F-Term (69)：

2H092GA59 , 2H092HA28 , 2H092JA25 , 2H092JA40 , 2H092JB51 , 2H092KA04 , 2H092KA10 , 2H092KA12 , 2H092KA18 , 2H092KA19 , 2H092MA07 , 2H092MA08 , 2H092MA19 , 2H092MA22 , 2H092MA27 , 2H092MA30 , 2H092MA37 , 2H092MA41 , 2H092NA22 , 2H092NA24 , 2H092PA06 , 2H092PA09 , 2H092PA11 , 2H092PA13 , 2H092QA07 , 2H092QA10 , 2H092RA05 , 5F058BA01 , 5F058BB04 , 5F058BB07 , 5F058BC02 , 5F058BH03 , 5F058BH04 , 5F058BH16 , 5F058BH20 , 5F058BJ10 , 5F110AA17 , 5F110AA26 , 5F110BB02 , 5F110BB04 , 5F110CC02 , 5F110DD02 , 5F110DD13 , 5F110EE03 , 5F110EE04 , 5F110EE06 , 5F110EE14 , 5F110EE44 , 5F110FF02 , 5F110FF30 , 5F110FF36 , 5F110GG02 , 5F110GG13 , 5F110GG25 , 5F110GG42 , 5F110GG43 , 5F110GG45 , 5F110GG47 , 5F110HJ01 , 5F110HJ04 , 5F110HJ13 , 5F110HJ23 , 5F110HM14 , 5F110HM15 , 5F110NN02 , 5F110NN72 , 5F110PP03 , 5F110QQ04 , 5F110QQ11

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