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J-GLOBAL ID：200903004847397889

半導体装置の製造方法

Inventor： 小 田 宗 隆
Applicant, Patent owner： 川崎製鉄株式会社
Agent (1)： 渡辺 望稔 (外1名)
Gazette classification：公開公報
Application number (International application number)：1992349603
Publication number (International publication number)：1994204420
Application date： Dec. 28, 1992
Publication date： Jul. 22, 1994
Summary：

【要約】【目的】ドーパントのゲート間拡散を抑制することにより、高速のCMOSトランジスターを簡便にかつ設計通りに形成する方法の提供。【構成】半導体基板上に、素子分離膜、ゲート酸化膜およびシリコン膜からなるゲート電極と、ソース・ドレイン領域とを形成した後、CVD法により基板全面にシリコン酸化膜を堆積した後、前記ゲート電極の側壁および素子分離膜の側壁上部にのみシリコン酸化膜を残して該シリコン酸化膜を異方性エッチングし、Ti、CoまたはNiからなる金属膜を全面に積層し、熱処理によりソース・ドレイン領域の上部およびゲート電極上に選択的にシリサイド膜を形成する半導体装置の製造方法。

Claim (excerpt)：

半導体基板上に素子分離膜を形成する工程と、ゲート酸化膜およびシリコン膜からなるゲート電極と、該ゲート電極の両側部にソース・ドレイン領域とを形成する工程と、CVD法により基板全面にシリコン酸化膜を堆積した後、前記ゲート電極の側壁および素子分離膜の側壁上部にのみシリコン酸化膜を残して該シリコン酸化膜を異方性エッチングした後、Ti、CoまたはNiからなる金属膜を全面に積層する工程と、熱処理によりソース・ドレイン領域の上部およびゲート電極上に選択的にシリサイド膜を形成する工程とを有する半導体装置の製造方法。

IPC (4)：

H01L 27/092 ,  H01L 21/28 301 ,  H01L 21/336 ,  H01L 29/784

FI (2)：

H01L 27/08 321 F ,  H01L 29/78 301 P

Patent cited by the Patent：

Cited by examiner (3)

• 特開昭60-217666
  
• 特開平2-203565
  
• 特開平3-203366