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J-GLOBAL ID：200903004870051230

入力保護回路

Inventor： 臼木 秀樹
Applicant, Patent owner： ソニー株式会社
Agent (1)： 佐藤 隆久
Gazette classification：公開公報
Application number (International application number)：1998019559
Publication number (International publication number)：1999220094
Application date： Jan. 30, 1998
Publication date： Aug. 10, 1999
Summary：

【要約】【課題】 回路のレイアウト面積を縮小でき、保護能力を低下させることなく入力容量の増加を抑制できる入力保護回路を提供するを実現する。【解決手段】 抵抗部20aにおいて抵抗素子R1と寄生容量からなるローパスフィルタによって、静電気などにより入力パッド10aに発生した高電圧パルス信号のピークレベルを抑制する。抑制したパルス信号のピークレベルが電源電圧VCCを越えた場合、或いはピークレベルが接地電位GNDより低い場合に、電圧制限回路30aにより、パルス信号のピークレベルがクランプされ、ほぼ接地電位GNDレベルと電源電圧VCCレベルとの間に制限されるので、入力バッファ40の入力端子に印加された信号のレベルがこの範囲内に限定され、静電気による入力バッファ40および内部回路の破壊が防止される。また、入力パッドの寄生容量を低減でき、入力保護回路のレイアウト面積の縮小を実現できる。

Claim (excerpt)：

半導体基板表面に少なくとも当該半導体基板と電気的に分離して成層された第1金属配線層と、上記第1金属配線層の表面に上記第1金属配線層と電気的に分離して成層された第2金属配線層とを有する入力保護回路であって、上記第2金属配線層に形成された入力パッドと、上記入力パッドの下部に、上記第1金属配線層に上記入力パッドに応じて形成された金属配線領域と、上記第1金属配線層に形成された上記金属配線領域と上記第2金属配線層に形成された上記入力パッドとの間に形成された抵抗素子とを有する入力保護回路。

IPC (2)：

H01L 27/04 ,  H01L 21/822