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J-GLOBAL ID：200903004871318728

ダイナミック型半導体記憶装置

Inventor： 長谷川 武裕 ,  大脇 幸人 ,  舛岡 富士雄 ,  荻原 隆 ,  白武 慎一郎 ,  渡辺 重佳
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1992331238
Publication number (International publication number)：1994203552
Application date： Nov. 18, 1992
Publication date： Jul. 22, 1994
Summary：

【要約】【目的】 複数のメモリセルを直列接続してメモリセルユニットを構成する方式で消費電力の低減及び誤読み出しの防止等を図ったDRAMを提供すること。【構成】 メモリセルアレイ11 、12 の間にセンスアンプ3が設けられ、センスアンプ3に隣接して再書き込み用レジスタ5が配置され、メモリセルアレイ11 、12 、センスアンプ5の間にそれぞれトランスファゲート4、6、9が設けられ、各メモリセルアレイ11 、12 内のビット線BL、/BLとグローバルビット線GBL、/GBLの間にトランスファゲート7が設けられ、これらのトランスファゲートを制御するゲート制御回路10が設けられて、読み出しデータのレジスタ5への書き込み時、センスアンプ3のノードはビット線BL、/BL及びグローバルビット線GBL、/GBLから切り離される。

Claim (excerpt)：

第1のビット線と、複数のダイナミック型メモリセルが直列接続されて構成された複数のメモリセルユニットが前記第1のビット線に接続されて構成される複数のメモリセルアレイと、前記第1のビット線に接続された第1のトランスファーゲートと、隣接する前記メモリセルアレイ間に配置されて、前記第1のビット線に前記第1のトランスファーゲートを介して選択的に接続される第1データノードと第2データノードを有する少なくとも1つのセンスアンプと、前記センスアンプと前記メモリセルアレイとの間に配置されて、前記第1データノードと前記第2データノードの少なくとも一方に、直接、又は、第2のトランスファーゲートを介して接続され、前記メモリセルユニットから読み出されたメモリセルのデータを一時記憶する少なくとも1つのレジスタと、前記第1のビット線に読み出されたデータを前記センスアンプから前記レジスタに書き込む際に、前記センスアンプの前記第1データノードと前記第1のビット線との間を切り離すべく前記第1のトランスファゲートを制御するゲート制御手段と、を具備することを特徴とするダイナミック型半導体記憶装置。

IPC (2)：

G11C 11/401 ,  H01L 27/108

FI (2)：

G11C 11/34 362 B ,  H01L 27/10 325 V

Patent cited by the Patent：

Cited by examiner (4)

• 特開平3-069092
  
• 特開昭63-039057
  
• 特開平4-147490
  
• 特開平3-029181