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J-GLOBAL ID：200903004893697420

デジタルデ-タストリ-ム内の選択した遷移を遅延させる方法及び装置

Inventor： マルコ デミケリ ,  メルキオーレ ブルッコレーリ ,  マウリツィオ マルファ ,  ジャコミノ ボッラーティ
Applicant, Patent owner： エスティーマイクロエレクトロニクスエス.アール.エル.
Agent (1)： 小橋 一男 (外1名)
Gazette classification：公開公報
Application number (International application number)：1999351093
Publication number (International publication number)：2000195169
Application date： Dec. 10, 1999
Publication date： Jul. 14, 2000
Summary：

【要約】【課題】 大容量記憶装置において記号間干渉の前置補償を行う方法及び回路を提供する。【解決手段】 本発明によれば、第一回路(CC1)へ格納すべきデジタルデータストリーム(I)及びクロック信号(Ck)を供給し且つ該第一回路(CC1)から一対のデジタルストリーム(N,R)を出力させる。更に、該デジタルストリーム(N,R)及びクロック信号(Ck)を第二回路(DC1)へ供給し、該第二回路は書込みヘッドへ指向されるデジタルデータストリーム(O)を出力する。その場合に、該二つのデジタルストリーム(N,R)を一対のフリップフロップ(FN2,FR2)でサンプリングし且つ該一対のフリップフロップ(FN2,FR2)から出力される信号を論理XORゲート(X1)を介してデジタルデータストリーム(O)に再結合させることによって先行する遷移のすぐ後に続く遷移を予め定めた時間間隔(Δwp)だけ遅延させる。

Claim 1：

格納されているデータを読取る場合に発生する記号間非線形干渉を前置補償するために、先行する遷移が発生したクロックフェーズに続くクロックフェーズにおいて遷移が発生する場合に大容量記憶装置の書込みヘッドへ供給されるデジタルデータストリーム(O)における遷移をある時間間隔(Δwp)だけ遅延させる方法において、クロック信号(Ck)と格納すべきデジタルデータストリーム(I)を第一回路(CC1)へ供給し且つ前記第一回路(CC1)から一対のデジタルストリーム(N,R)を出力し、そのうちの第一ストリーム(N)は前記入力ストリーム(I)の遷移が発生したクロックフェーズに続くものでないクロックフェーズ期間中に前記入力ストリームの遷移が発生するたびに第一論理値をとり且つ第二ストリーム(R)は前記入力ストリーム(I)において遷移が発生したクロックフェーズに続くクロックフェーズ期間中に前記入力ストリーム(I)の遷移が発生するたびに前記第一論理値をとり、前記二つのデジタルストリーム(N,R)及び前記クロック信号(Ck)を第二回路(DC1)の入力端へ供給し且つ前記第二回路から前記書込みヘッドへ向けて前記デジタルデータストリーム(O)を出力し、先行する遷移のすぐ後に続く遷移が予め確立された前記時間間隔(Δwp)だけ遅延され、前記二つのデジタルストリーム(N,R)を一対のフリップフロップ(FN2,FR2)でサンプリングし、前記各フリップフロップはある異なる時間間隔(Δn,Δr)だけそれぞれ遅延されたクロック信号でそれぞれ同期され且つ前記異なる遅延間隔の間の差は予め確立された前記時間間隔に等しく(Δn-Δr=Δwp)且つ前記一対のフリップフロップ(FN2,FR2)から出力される信号を論理XORゲート(X1)を介して前記デジタルデータストリーム(O)へ再結合させる、ことを特徴とする方法。

IPC (2)：

G11B 20/10 311 ,  G11B 5/09 311

FI (2)：

G11B 20/10 311 ,  G11B 5/09 311 A