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J-GLOBAL ID：200903004978278699

半導体装置の製造方法

Inventor： 上澤 史且
Applicant, Patent owner： ソニー株式会社
Agent (1)： 船橋 國則
Gazette classification：公開公報
Application number (International application number)：1999316221
Publication number (International publication number)：2001135565
Application date： Nov. 08, 1999
Publication date： May. 18, 2001
Summary：

【要約】【課題】 EB直描により同一基板上に微細レジストパターンとラフレジストパターンとを描画するとスループットが大幅に低下するため、ラフレジストパターンを他の露光方法で形成することを可能にしてスループットの向上を図る。【解決手段】 基板11上に第1のレジストを塗布した後、光露光、現像を行って第1のレジストパターン13を形成する第1のリソグラフィー工程と、第1のレジストパターン13をシリル化する工程と、シリル化した第1のレジストパターン11を残した状態で、基板11上に第2のレジストを塗布した後、電子線露光、現像を行って第2のレジストパターン16を形成する第2のリソグラフィー工程とを備えた半導体装置の製造方法であり、第1のレジストパターン13をシリル化した後で、第2のレジストを塗布する前に、第1のレジストパターン13に酸素プラズマ処理を施すことが好ましい。

Claim (excerpt)：

基板上に第1のレジストを塗布した後、露光、現像を行って第1のレジストパターンを形成する第1のリソグラフィー工程と、前記第1のレジストパターンをシリル化する工程と、前記シリル化した第1のレジストパターンを残した状態で、前記基板上に第2のレジストを塗布した後、その塗布膜に露光、現像を行って第2のレジストパターンを形成する第2のリソグラフィー工程とを備えたことを特徴とする半導体装置の製造方法。

IPC (3)：

H01L 21/027 ,  G03F 7/26 511 ,  G03F 7/40

FI (4)：

G03F 7/26 511 ,  G03F 7/40 ,  H01L 21/30 502 A ,  H01L 21/30 570

F-Term (9)：

2H096AA25 ,  2H096EA02 ,  2H096EA06 ,  2H096JA04 ,  2H096KA09 ,  2H096KA16 ,  2H096KA22 ,  5F046AA09 ,  5F046LA18