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J-GLOBAL ID：200903005062922742

時間測定装置

Inventor： 渡辺 高元 ,  磯村 博文
Applicant, Patent owner： 株式会社デンソー
Agent (1)： 足立 勉
Gazette classification：公開公報
Application number (International application number)：1996211733
Publication number (International publication number)：1998054887
Application date： Aug. 09, 1996
Publication date： Feb. 24, 1998
Summary：

【要約】【課題】 装置の小型化が可能で、しかも高精度な測定が可能な時間測定装置を提供する。【解決手段】 半導体チップ上において、パルス周回回路4からの遅延信号DY0〜DYfをラッチする遅延信号保持回路11,21の回路領域では、チャネルCH1の遅延信号保持回路11を構成するDFF回路F10〜F1fと、チャネルCH2の遅延信号保持回路12を構成するDFF回路F20〜F2fとが、交互に且つ一列に配置され、同じ遅延信号DYj(i=0〜9,a〜f)をラッチするDFF回路F1j,F2jが互いに隣接するようにされている。これによりパルス周回回路4と各遅延信号保持回路11,12との距離は等しくなり、配線長の相違による遅延のばらつきのない遅延信号DY0〜DYfが、各チャネルに供給されるため、各チャネル間で均一な測定を行うことができる。

Claim (excerpt)：

複数の遅延素子を直列に連結した信号遅延線を有し、開始信号の入力により起動され、パルス信号を上記信号遅延線上で順次遅延させながら伝送する信号遅延手段と、所定の終了信号が夫々個別に入力される複数の入力ラインと、該入力ライン毎に設けられ、上記各遅延素子に夫々対応する複数の第1ラッチ素子を有し、上記入力ラインに入力される終了信号に応じて、上記各遅延素子の出力信号を保持する遅延信号保持手段と、上記入力ライン毎に設けられ、該入力ラインに入力される終了信号に応じて上記遅延信号保持手段が保持した値に基づいたデジタルデータを測定値として出力する出力ラインと、を備え、半導体集積回路として構成される時間測定装置において、上記信号遅延手段の遅延素子を1列に配置すると共に、上記各遅延信号保持手段の第1ラッチ素子を、同じ遅延素子に対応するものが互いに隣接し、且つ上記遅延素子の配列方向に沿って一列に並ぶように配置したことを特徴とする時間測定装置。