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J-GLOBAL ID：200903005068532792

不揮発性半導体記憶装置

Inventor： 加藤 正高 ,  足立 哲生 ,  田中 利広 ,  佐々木 敏夫 ,  久米 均
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 小川 勝男
Gazette classification：公開公報
Application number (International application number)：1992331403
Publication number (International publication number)：1994077437
Application date： Dec. 11, 1992
Publication date： Mar. 18, 1994
Summary：

【要約】【目的】 電気的に書換え可能な不揮発性半導体装置において、低消費電力で、高速に動作し、かつ実効的なセル面積の低減化した不揮発性半導体記憶装置を提供する。【構成】 浮遊ゲート電極3を有するMOSFETからなるメモリセルを行と列のマトリックス状に複数個配列したメモリアレイを備えた電気的に書き換え可能な不揮発性半導体記憶装置において、書込み動作を行う際には、n型ドレイン領域7に正電圧を印加するとともに、制御ゲート5に負電圧を印加し、ソース領域6を接地し、消去動作を行う際には、制御ゲート5に正電圧を印加し、他の全ての電極と半導体基板1を接地する。【効果】 トンネル現象を用いて書込み、消去の両動作を行うため、消費電力を抑制できる。ワード線に負電圧を用い、データ書込み時のドレイン電圧を低電圧化できるため、データの書換え時におけるチャネル部のゲート酸化膜劣化が軽減される。

Claim (excerpt)：

第1導電型半導体基板に互いに分離して設けられた第2導電型のソース領域およびドレイン領域を備え、該ソース領域表面から該ドレイン領域表面にかけて均一な膜厚を有するゲート絶縁膜を介して形成された浮遊ゲート電極と、上記浮遊ゲート電極上に層間絶縁膜を介して形成された制御ゲートを備えたMOSFETの1素子をメモリセルとし、行と列を有するマトリックス状に該メモリセルを複数個配列したメモリアレイを備え、同一列上の複数個の該メモリセルのドレイン領域が列毎に形成されたデータ線に接続され、同一行上の該メモリセルの制御ゲートが行毎に形成されたワード線に接続された電気的に書き換え可能な不揮発性半導体記憶装置において、該浮遊ゲート電極に保持した電荷を外部に取り去る電気的書込み動作を行う際には、上記書込み動作の対象となるメモリセルのドレイン領域に半導体基板の電位を基準として第1の極性を有する第1の電圧を印加するとともに、上記メモリセルの制御ゲートに上記半導体基板の電位を基準として上記第1の極性と異なる第2の極性を有する第2の電圧を印加し、該浮遊ゲート電極に電荷を外部から注入する電気的消去動作を行う際には、上記消去動作の対象となる複数個のメモリセルの制御ゲートに半導体基板に対して上記第1の極性を有する第3の電圧を印加し、他の全ての電極を半導体基板と同電圧することを特徴とする不揮発性半導体記憶装置。

IPC (3)：

H01L 27/112 ,  G11C 16/02 ,  G11C 16/04

FI (2)：

H01L 27/10 433 ,  G11C 17/00 307 D

Patent cited by the Patent：

Cited by examiner (3)

• 特開平3-250495
  
• 特開平3-105795
  
• 特開平3-066171