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J-GLOBAL ID：200903005077868329

半導体装置の製造方法

Inventor： 両角 幸男
Applicant, Patent owner： セイコーエプソン株式会社
Agent (1)： 鈴木 喜三郎 (外2名)
Gazette classification：公開公報
Application number (International application number)：1997160141
Publication number (International publication number)：1999008244
Application date： Jun. 17, 1997
Publication date： Jan. 12, 1999
Summary：

【要約】【課題】半導体装置の製造方法に関し、特にハーフミクロン以下に微細化されたスルーホールを有する多層配線の層間絶縁膜の形成に関する。下層のパターンルールに規制される事なく容易なグローバル平坦化を可能とし、量産的安定供給と信頼性向上を図る。【解決手段】第1の金属配線3上に第1の層間絶縁膜4とSOG膜5,6を積層さた後、少なくとも所定幅より大きい金属配線3a上のSOG膜5,6を等方性の選択エッチングで除去する工程を有し、以降必要によっては更にSOG膜の塗布やエッチバックを加えた後、第2の層間絶縁膜9を積層し、スルーホールの開孔と第2の金属配線10を施す。

Claim 1：

多層配線構造を有する半導体装置に於いて、少なくとも、所望表面に素子領域が形成された半導体基板上にフィールド絶縁膜を介して第1の金属配線を形成する工程、第1の層間絶縁膜を形成する工程、SOG膜を積層する工程、第1の金属配線の所定幅以上の領域にあるSOG膜を選択除去する工程、第2の層間絶縁膜を積層する工程、スルーホールを開孔する工程、第2の金属配線を形成する工程を具備したことを特徴とする半導体装置の製造方法。

IPC (3)：

H01L 21/3205 ,  H01L 21/306 ,  H01L 21/768

FI (4)：

H01L 21/88 K ,  H01L 21/306 F ,  H01L 21/90 M ,  H01L 21/90 P