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J-GLOBAL ID：200903005079297906

零相再始動回路および位相遅延を減少させる方法

Inventor： シュンサク・ウエダ ,  ロドニイ・ティ・マスモト
Applicant, Patent owner： シリコン・システムズ・インコーポレーテッド
Agent (1)： 山川 政樹
Gazette classification：公開公報
Application number (International application number)：1992035755
Publication number (International publication number)：1994237168
Application date： Jan. 28, 1992
Publication date： Aug. 23, 1994
Summary：

【要約】【目的】 2つの信号の位相差は再始動時に確実に零になり、残留誤差のない零相再始動回路の提供。【構成】 本発明に係る零相再始動回路は、入力信号を受信したときに第1の出力信号を供給するイネーブル手段と;前記イネーブル手段に結合し、前記第1の出力信号を受信したとき、前記入力信号が前記イネーブル手段に供給された時点から第1の時間遅延をおいて第2の出力信号を供給するクロック発生手段と;前記入力信号に結合して、前記入力信号に第2の時間遅延を与えると共に、第3の出力信号を供給する遅延手段と;前記クロック発生手段と、前記遅延手段とに結合し、前記第2の出力信号の周波数を前記第3の出力信号の周波数と比較する位相検出手段とから構成される。

Claim (excerpt)：

入力信号を受信したときに第1の出力信号を供給するイネーブル手段と;前記イネーブル手段に結合し、前記第1の出力信号を受信したとき、前記入力信号が前記イネーブル手段に供給された時点から第1の時間遅延をおいて第2の出力信号を供給するクロック発生手段と;前記入力信号に結合して、前記入力信号に第2の時間遅延を与えると共に、第3の出力信号を供給する遅延手段と;前記クロック発生手段と、前記遅延手段とに結合し、前記第2の出力信号の周波数を前記第3の出力信号の周波数と比較する位相検出手段とを具備し,前記遅延手段は、前記第1の時間遅延が前記第2の時間遅延とほぼ等しくなることを特徴とする零相再始動回路。

IPC (2)：

H03L 7/10 ,  H03L 7/08

FI (2)：

H03L 7/10 A ,  H03L 7/08 K

Patent cited by the Patent：

Cited by examiner (4)

• 特開昭63-116520
  
• 特開昭59-043695
  
• 特開昭59-111421
  
• 特開昭62-114166