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J-GLOBAL ID：200903005087483255

デジタルPLL回路並びにこれに用いられるデジタル周波数調整回路及びデジタル位相調整回路、並びに半導体装置

Inventor： 高石 徹
Applicant, Patent owner： 富士通株式会社
Agent (1)： 松本 眞吉
Gazette classification：公開公報
Application number (International application number)：1995240320
Publication number (International publication number)：1997083355
Application date： Sep. 19, 1995
Publication date： Mar. 28, 1997
Summary：

【要約】【課題】より高周波領域で使用でき又はより高精度に調整できるようにする。【解決手段】発振回路30は、パルス周期Tが制御入力値Sの一次関数T=kS+mで表される信号φoを出力する。周波数調整回路10は、基準信号φrのパルスをカウンタ11がNr個計数する毎に、S=No-m/kを算出し、ここにNoはカウンタ12によるφoの計数値であり、レジスタ14の入出力値の差に基づいてφoの収束を判定し、Sをレジスタ14に保持させ、Nr=S+m/kを更新し、カウンタ12をゼロクリアする。デジタル位相調整回路20は、位相比較回路21によりφrに対するφoの位相の進み/遅れを判定し、計数回路22により、位相の進み/遅れが判定される毎に計数値をデクリメント/インクリメントし、位相の進み/遅れの判定結果が前回と逆になったときに該計数値を、逆になる前の連続する同一判定回数の半分の値に変更させる。

Claim (excerpt)：

パルス周期Tが制御入力値Sの一次関数T=kS+mで略表される信号を出力する発振回路の出力信号周波数が、基準信号の周波数に近付くように調整するデジタル周波数調整回路であって、該基準信号のパルスを計数する第1カウンタと、該発振回路の出力信号のパルスを計数する第2カウンタと、該制御入力値Sを保持するためのレジスタと、該第1カウンタが設定個数Nrのパルスを計数する毎に、S=No-m/kを該レジスタに保持させ、ここにNoは該第1カウンタが設定個数Nrのパルスを計数する期間に該第2カウンタが計数するパルスの個数であり、次回の該設定個数NrをNoに等しくする演算制御回路とを有することを特徴とするデジタル周波数調整回路。

Patent cited by the Patent：

Cited by applicant (1)

• 特開平3-080620