Pat

J-GLOBAL ID：200903005148243112

半導体装置

Inventor： 渡辺 昌行 ,  管野 利夫 ,  津久井 誠一郎 ,  小野 貴司 ,  若島 喜昭
Applicant, Patent owner： 株式会社日立製作所 ,  日立デバイスエンジニアリング株式会社 ,  日立東部セミコンダクタ株式会社 ,  アキタ電子株式会社
Agent (1)： 秋田 収喜
Gazette classification：公開公報
Application number (International application number)：1996072777
Publication number (International publication number)：1997107065
Application date： Jun. 24, 1987
Publication date： Apr. 22, 1997
Summary：

【要約】【課題】 半導体装置の実装密度を高める。【解決手段】 搭載基板にメモリチップを搭載した半導体装置において、メモリチップを複数個積層したメモリチップの組を、搭載基板の一方の面と他方の面の両面に夫々複数組搭載し、前記搭載基板の一方の面に搭載されているメモリチップは、バンプ電極の形成されている面が搭載基板と対面し、前記搭載基板の他方の面に搭載されているメモリチップは、バンプ電極の形成されていない面が搭載基板と対面し、リードの一端を前記メモリチップのバンプ電極に直接接続させ、前記リードの他端を搭載基板に形成された配線に導通させて構成した。

Claim (excerpt)：

搭載基板にメモリチップを搭載した半導体装置において、メモリチップを複数個積層したメモリチップの組を、搭載基板の一方の面と他方の面の両面に夫々複数組搭載し、前記搭載基板の一方の面に搭載されているメモリチップは、バンプ電極の形成されている面が搭載基板と対面し、前記搭載基板の他方の面に搭載されているメモリチップは、バンプ電極の形成されていない面が搭載基板と対面し、リードの一端を前記メモリチップのバンプ電極に直接接続させ、前記リードの他端を搭載基板に形成された配線に導通させて構成したことを特徴とする半導体装置。

IPC (3)：

H01L 25/065 ,  H01L 25/07 ,  H01L 25/18