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J-GLOBAL ID：200903005192554273

半導体装置の製造方法

Inventor： 岩田 浩 ,  押領司 方生
Applicant, Patent owner： 富士通マイクロエレクトロニクス株式会社
Agent (4)： 眞鍋 潔 ,  柏谷 昭司 ,  渡邊 弘一 ,  伊藤 壽郎
Gazette classification：公開公報
Application number (International application number)：2007092290
Publication number (International publication number)：2008251897
Application date： Mar. 30, 2007
Publication date： Oct. 16, 2008
Summary：

【課題】半導体装置の製造方法に関し、ビアホールに於ける肩落ちを低減させる為、トレンチのエッチング加工途中でビアホールの側壁に保護膜を形成するのであるが、その形成工程段階を適切に選定することで、保護対象を有効に保護できるようにする。【解決手段】低誘電率材料であるポーラスシリカからなる絶縁膜14(無機膜)を用いてデュアルダマシン加工方法を実施する場合に於いて、トレンチ24形成のエッチングを行なう際に発生するビアホール23開口エッジの肩落ちを低減させる目的で成膜される側壁保護膜31の被覆性を向上させる為、その成膜を前記エッチングの途中段階で実施する工程が含まれる。【選択図】 図4

Claim (excerpt)：

半導体基板上に層間絶縁膜を形成する工程と、 前記層間絶縁膜上に研磨耐性膜を形成する工程と、 前記研磨耐性膜上に絶縁膜を形成する工程と、 前記絶縁膜及び前記研磨耐性膜を貫通し、前記層間絶縁膜内に達するビアホールを形成する工程と、 前記絶縁膜に、前記研磨耐性膜に達するトレンチを形成する工程と、 前記トレンチ内壁面及び前記ビアホール内壁面に側壁保護膜を形成する工程と、 前記トレンチが形成された絶縁膜をマスクとして、前記層間絶縁膜をエッチングする工程 が含まれてなることを特徴とする半導体装置の製造方法。

IPC (2)：

H01L 21/768 ,  H01L 21/306

FI (2)：

H01L21/90 P ,  H01L21/302 105A

F-Term (47)：

5F004DA00 ,  5F004DA01 ,  5F004DA15 ,  5F004DA16 ,  5F004DA23 ,  5F004DA25 ,  5F004DA26 ,  5F004DB03 ,  5F004DB07 ,  5F004DB23 ,  5F004EA03 ,  5F004EA13 ,  5F004EA28 ,  5F004EB01 ,  5F004EB03 ,  5F033HH11 ,  5F033HH21 ,  5F033JJ11 ,  5F033JJ21 ,  5F033KK11 ,  5F033MM02 ,  5F033NN06 ,  5F033NN07 ,  5F033PP15 ,  5F033QQ04 ,  5F033QQ09 ,  5F033QQ11 ,  5F033QQ21 ,  5F033QQ25 ,  5F033QQ28 ,  5F033QQ37 ,  5F033QQ48 ,  5F033QQ60 ,  5F033QQ63 ,  5F033QQ64 ,  5F033RR01 ,  5F033RR04 ,  5F033RR06 ,  5F033RR09 ,  5F033RR21 ,  5F033RR29 ,  5F033SS15 ,  5F033SS21 ,  5F033TT07 ,  5F033TT08 ,  5F033XX14 ,  5F033XX28

Patent cited by the Patent：

Cited by applicant (1)

• 半導体装置の製造方法
  Gazette classification：公開公報   Application number：特願2002-328046   Applicant：松下電器産業株式会社