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J-GLOBAL ID：200903005394646331

液晶表示装置

Inventor： 坪田 浩嘉
Applicant, Patent owner： ソニー株式会社
Gazette classification：公開公報
Application number (International application number)：1996320031
Publication number (International publication number)：1998161602
Application date： Nov. 29, 1996
Publication date： Jun. 19, 1998
Summary：

【要約】【課題】 負荷容量と駆動電圧の振幅とを下げることで、消費電力の低減化を図った液晶表示装置を提供する。【解決手段】 水平クロックHcが水平シフトレジスタ部2に順次取り込まれると、書込電圧選択部4において、水平クロックHcのタイミングで、6ビットディジタルデータDの上位3ビット「b3,b4,b5」と下位3ビット「b0,b1,b2」ビットがラッチ30,31に各々保持される。すると、セレクタ40において、上位3ビット「b3,b4,b5」の大きさに対応した第1の基準電圧と一レベル高い第2の基準電圧とが選択され、電圧分割回路41において、これら第1及び第2の基準電圧のレベル間が8レベルの電圧に分割される。そして、セレクタ42において、これらの分割電圧のうち、下位3ビットの大きさに対応したレベルの電圧が選択され、この選択された電圧が画素書込電圧として液晶パネル部1の各画素14に書き込まれる。

Claim (excerpt)：

選択された水平ライン上の複数の画素に、画素書込電圧が書き込まれる液晶パネル部と、一水平期間単位で水平クロックを順次取り込み、この水平クロックのタイミングで上記画素書込電圧が上記画素に書き込まれるようにする水平シフトレジスタ部と、上記水平クロックのタイミングで、nビットディジタルデータの上位mビットと下位n-mビットを別々に保持し、2のm乗+1レベルの異なる基準電圧のうち、上記上位mビットの大きさに対応した第1の基準電圧とこの第1の基準電圧よりも一レベル高い第2の基準電圧を選択した後、これら第1及び第2の基準電圧のレベル間を2のn-m乗レベルの電圧に分割し、これら分割電圧のうち、上記下位n-mビットの大きさに対応したレベルの電圧を上記画素書込電圧として選択する書込電圧選択部と、を具備することを特徴とする液晶表示装置。

IPC (3)：

G09G 3/36 ,  G02F 1/133 520 ,  G02F 1/133 550

FI (3)：

G09G 3/36 ,  G02F 1/133 520 ,  G02F 1/133 550