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J-GLOBAL ID：200903005478822992

差動型比較回路

Inventor： 宮部 悟 ,  杉本 泰博
Applicant, Patent owner： 日本プレシジョン・サーキッツ株式会社 ,  杉本 泰博
Agent (1)： 松田 和子
Gazette classification：公開公報
Application number (International application number)：2000357700
Publication number (International publication number)：2002164750
Application date： Nov. 24, 2000
Publication date： Jun. 07, 2002
Summary：

【要約】【課題】 所望の回路精度が容易に得られ、電源電圧等の変動の影響少なく差動信号の比較が可能な差動型比較回路を提供する。【解決手段】 同一特性のMOSトランジスタM1、M2の各ドレイン端子にそれぞれラッチ回路1の入出力端子I/O1、I/O2を接続し、の入力端子IN1、IN2をMOSトランジスタM2のゲート端子、ソース端子に設け、入力端子IN3、IN4をMOSトランジスタM2のゲート端子、ソース端子に設け、バイアス回路2によりMOSトランジスタM1、M2を同じバイアス状態とする。入力端子IN1、IN2に供給される入力信号の差と、入力端子IN3、IN4に供給される入力信号の差とを比較して上記第1、第2の入出力端子I/O1、I/O2より比較結果を出力するため、入力オフセット電圧の影響を受けない。基準電圧を差動信号とすることができ、必要な精度が容易に得られる。

Claim 1：

ゲート端子を第1の入力端子とし、ソース端子を第2の入力端子とした接続した第1のMOSトランジスタと、上記第1のMOSトランジスタと同じ導電型であり、ゲート端子を第3の入力端子とし、ソース端子を第4の入力端子とした第2のMOSトランジスタと、第1の入出力端子を上記第1のMOSトランジスタのドレイン端子に接続し、第2の入出力端子を上記第2のMOSトランジスタのドレイン端子に接続したラッチ回路と、上記第1、第2のMOSトランジスタを同じバイアス条件とするバイアス回路とを備え、上記第1、第2の入力端子に供給される各入力信号の差と、上記第3、第4の入力端子に供給される各入力信号の差とを比較して上記第1、第2の入出力端子より比較結果を出力することを特徴とする差動型比較回路。

IPC (2)：

H03F 3/45 ,  H03K 5/08

FI (2)：

H03F 3/45 Z ,  H03K 5/08 Z

F-Term (21)：

5J066AA01 ,  5J066AA12 ,  5J066CA04 ,  5J066CA11 ,  5J066CA13 ,  5J066FA09 ,  5J066HA10 ,  5J066HA38 ,  5J066KA00 ,  5J066KA04 ,  5J066KA05 ,  5J066KA12 ,  5J066KA17 ,  5J066KA19 ,  5J066KA33 ,  5J066MA02 ,  5J066MA10 ,  5J066ND01 ,  5J066SA00 ,  5J066TA01 ,  5J066TA06