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J-GLOBAL ID：200903005524826183

MOSFET

Inventor： 山下 暢彦 ,  エドワルド ソブリノ ベラ ,  谷内 利明
Applicant, Patent owner： 日本電信電話株式会社
Agent (1)： 中村 純之助
Gazette classification：公開公報
Application number (International application number)：1991240846
Publication number (International publication number)：1993082782
Application date： Sep. 20, 1991
Publication date： Apr. 02, 1993
Summary：

【要約】【目的】チャネル密度を大きくしてソース・ドレイン電極の抵抗を小さくするとともにゲート抵抗を低減するトレンチドレイン構造のMOSFETを提供する。【構成】半導体基板1上の第1の半導体領域2の表面の面上で、ドレインコンタクト領域5が形成される溝を中央にして、該溝の形状に沿う周辺にチャネル形成領域としての第2の半導体領域3とソース領域としての第3の半導体領域4の形成を有する単位セル構造を複数個備える。

Claim (excerpt)：

任意の導電型の半導体基板と、該基板上に形成されたドレイン領域としての第1の導電型の第1の半導体領域と、該第1の半導体領域上の表面に、層間絶縁膜で相互に絶縁された、ゲート電極としての第1の導電性層と、ソース電極としての第2の導電性層と、ドレイン電極としての第3の導電性層とを有し、上記ゲート電極としての第1の導電性層は、上記第1の半導体領域内の上記表面部位に形成された、第1の導電型とは逆の第2の導電型からなるチャネル形成領域としての第2の半導体領域の表面にゲート絶縁膜を介して形成され、上記ソース電極としての第2の導電性層は、上記第2の半導体領域と、該領域内の上部に形成された、ソース領域としての第1の導電型の第3の半導体領域とに接して形成され、さらに上記ドレイン電極としての第3の導電性層は、ドレインコンタクト領域としての第1の導電型の第4の半導体領域に接して形成され、かつ、上記ドレインコンタクト領域は、上記第2と第3の半導体領域とは別の部位に上記第1の半導体領域内に表面から深さ方向に向けて設けた溝の内部に突入した形状を備える構成を有するMOSFETにおいて、上記第1の半導体領域の表面の面上で、上記ドレインコンタクト領域が形成される溝を中央にして、該溝の形状に沿う周辺に上記第2の半導体領域と第3の半導体領域の上記形成を有する単位セル構造を複数個備えることを特徴とするMOSFET。