Pat

J-GLOBAL ID：200903005796655876

半導体装置及びその製造方法

Inventor： 金村 龍一
Applicant, Patent owner： ソニー株式会社
Agent (1)： 松隈 秀盛
Gazette classification：公開公報
Application number (International application number)：1997005793
Publication number (International publication number)：1998209272
Application date： Jan. 16, 1997
Publication date： Aug. 07, 1998
Summary：

【要約】【課題】 下部導体配線と接続孔とが合わせずれの余裕を設けない構造になる多層配線において、導体配線側壁部の形状悪化を抑制することができる半導体装置及びその製造方法を提供する。【解決手段】 本発明においては、まず、接続孔に対する合わせずれの余裕を設けない下部導体配線を、下地絶縁膜上に形成する。つぎに、下地絶縁膜および下部導体配線の上に、層間平坦化絶縁膜を堆積する。つぎに、接続孔加工のためのフォトレジストパターニングを形成する。つぎに、異方性ドライエッチングにより下部導体配線との接続孔の加工を行なう。つぎに、レジスト硬化層をアッシング処理により除去する。つぎに、接続孔を介して露出した下部導体配線側壁部に、プラズマ処理10により、改質層11を形成する。つぎに、薬液洗浄処理によりレジスト除去を行なう。つぎに、改質層11を逆スパッタークリーニングによって除去した後、密着層メタルを7全面成膜する。つぎに、埋め込みメタル8を全面成膜する。

Claim (excerpt)：

接続孔に対する、合わせずれの余裕を設けない下部導体配線を、下地絶縁膜上に形成する工程と、上記下地絶縁膜および上記下部導体配線の上に、層間平坦化絶縁膜を堆積する工程と、接続孔加工のためのフォトレジストパターニングを形成する工程と、異方性ドライエッチングにより下部導体配線との接続孔の加工を行なう工程と、レジスト硬化層をアッシング処理により除去する工程と、上記接続孔を介して露出した下部導体配線側壁部に改質層を形成する工程と、薬液洗浄処理によりレジスト除去を行なう工程と、改質層を逆スパッタークリーニングによって除去した後、密着層メタルを全面成膜する工程と、埋め込みメタルを全面成膜する工程とを有することを特徴とする半導体装置の製造方法。