メモリアクセス方式

Inventor：
Applicant, Patent owner：
Agent (1)：鈴江武彦
Gazette classification：公開公報
Application number (International application number)：1991151820
Publication number (International publication number)：1993002533
Application date： Jun. 24, 1991
Publication date： Jan. 08, 1993
Summary：

【要約】【目的】キャッシュミス発生時におけるメモリアクセス速度の低下を極力抑えると共にCPUの中断時間を短縮でき、処理の高速化を図ることである。【構成】キャッシュ機構15においてキャッシュミスが検出されて信号MISSとHOLDが出され、主メモリ3からキャッシュ機構15へのブロック転送が開始されると、キャッシュ機構15およびバッファコントローラ22がブロック転送のメモリサイクルをカウントし、要求先アドレスの情報が転送されるメモリサイクルを検出すると、キャッシュ機構15が信号HOLDを解除してCPUの実行を再開させ要求先アドレスの情報を取込ませる構成とする。また、残りの転送情報についてはキャッシュ機構15は勿論、バッファ21にも格納し、ブロック転送の期間において新たに要求されたアドレスの情報がバッファ21に存在するならば、その情報を読出してCPUに送る構成とする。

Claim (excerpt)：

主メモリの一部の写しが置かれるキャッシュメモリを内蔵するキャッシュ機構と、CPUからのメモリアクセス要求に対して上記キャッシュ機構においてキャッシュミスが検出されて上記CPUの実行が中断され、上記主メモリから上記キャッシュメモリに要求先アドレスの情報を含む1ブロックを転送する動作が行われた場合に、要求先アドレスの次のアドレス以降の各情報を順に取込んで格納するためのリードバッファ機構と、上記要求先アドレスの情報が転送された時点で上記CPUの実行中断を解除する解除手段と、を具備し、上記リードバッファ機構は、ブロック転送の期間におけるメモリアクセス要求に対して該当するアドレスの情報が同バッファ機構内に存在する場合に、その情報を上記CPUに送出することを特徴とするメモリアクセス方式。

IPC (2)：

G06F 12/08 310 , G06F 12/08

Patent cited by the Patent：

Cited by examiner (4)

特開平2-125347
特開平2-010446
特開平1-129334

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