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J-GLOBAL ID：200903006390280886

半導体装置

Inventor： 小森 重樹
Applicant, Patent owner： 三菱電機株式会社
Agent (1)： 深見 久郎 (外3名)
Gazette classification：公開公報
Application number (International application number)：1998293426
Publication number (International publication number)：2000124305
Application date： Oct. 15, 1998
Publication date： Apr. 28, 2000
Summary：

【要約】【課題】 CMP法による研磨後における、素子形成領域の平坦性を高めることができる研磨防止パターンを有する半導体装置を提供する。【解決手段】 ループ状素子形成領域ダミー3を素子形成領域2の形状に合わせて、素子形成領域2の外縁から一定の距離をおいて一定の幅でループ状に形成する。それにより、研磨防止パターン同士の隙間の延長線に相当する部分、および、素子形成領域2と研磨防止パターンとの大きな隔たりができることを防止できる。そのため、研磨布が撓むことにより生じる、素子形成領域2の端部に、局所的に大きな圧力が加えられることが抑制される。その結果、局所的に大きくエッチングされる部分を有しないため、素子形成領域の表面の平坦性が維持された半導体装置となる。

Claim (excerpt)：

後工程で層間酸化膜がCMP法により平坦化されるときに、素子形成領域が研磨されることを防止するために、前記素子形成領域を分離する素子分離領域に、前記半導体基板の前記主表面を残存させて形成された研磨防止パターンを有する半導体装置であって、前記素子分離領域内の、ゲート電極が形成される領域以外の領域に、前記素子形成領域の外縁から平面的に一定の距離をおいて、分離絶縁膜を介して、前記素子形成領域を取囲むように形成された研磨防止パターンを備える、半導体装置。

IPC (2)：

H01L 21/76 ,  H01L 21/304 622

FI (2)：

H01L 21/76 Z ,  H01L 21/304 622 N

F-Term (5)：

5F032AA35 ,  5F032BA02 ,  5F032CA03 ,  5F032DA33 ,  5F032DA78