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J-GLOBAL ID：200903006474816935

MIMキャパシタ及びその製造方法,並びに半導体装置の製造方法

Inventor： 井上 晃
Applicant, Patent owner： 三菱電機株式会社
Agent (1)： 早瀬 憲一
Gazette classification：公開公報
Application number (International application number)：1994013895
Publication number (International publication number)：1995221266
Application date： Feb. 08, 1994
Publication date： Aug. 18, 1995
Summary：

【要約】【目的】 基板上のキャパシタ下部電極による段差部で生ずる誘電体膜のカバレッジ不良が素子の信頼性に悪影響を与えるのを抑制することができ、これによりその信頼性を製造プロセスの増大を回避しつつ向上する。【構成】 キャパシタ下部電極となる第1の導体層2の両側にサイドウォール8を形成して、該第1の導体層2を、その側壁部にその下側ほど外へ広がった部材を有する構造とした。

Claim (excerpt)：

基板上に形成された、容量素子の第1電極となる第1の導体層と、上記基板及び第1の導体層上に形成された、その第1の導体層上の部分が容量素子の誘電体となる絶縁膜と、該絶縁膜上に形成された、その第1の導体層と対向する部分が容量素子の第2電極となる第2の導体層とを備え、上記第1の導体層は、その側壁部にその下側ほど外へ広がった形状のものを備えたものであることを特徴とするMIMキャパシタ。

IPC (2)：

H01L 27/04 ,  H01L 21/822