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J-GLOBAL ID：200903006583300329

サリサイド構造を有するMOSFETの製造方法

Inventor： 若松 秀利 ,  谷島 司 ,  米川 清隆
Applicant, Patent owner： 沖電気工業株式会社
Agent (1)： 清水 守 (外1名)
Gazette classification：公開公報
Application number (International application number)：1994193984
Publication number (International publication number)：1996064691
Application date： Aug. 18, 1994
Publication date： Mar. 08, 1996
Summary：

【要約】【目的】 MOSFETの微細化とCMOSデバイスのホトリソグラフィ工程の増加を防止し得るサリサイド構造を有するMOSFETの製造方法を提供する。【構成】 N型MOSFET及びP型MOSFETのゲート電極の側壁に、第2のSiO2 膜10及び第3のSiO2 膜13の残存部分からなるサイドウォール13a〜13dを形成し、サイドウォール13a〜13dをマスクとして用いて、下地全面に対して、N型不純物をイオン注入し、下地表面をアモルファス化し、下地に対して、アモルファスSiと高融点金属とアモルファスSiの3層膜16,17,18を大気に晒さず、連続して形成する。更に、3層膜16,17,18に対して、熱処理を加えて、シリサイド膜20a,20b,21a,21b,22を形成し、シリサイド膜20a,20b,21a,21b,22を形成した構造体を拡散層上に残す。

Claim (excerpt)：

(a)第1導電型の下地上にゲート酸化膜を形成する工程と、(b)前記ゲート酸化膜上にゲート電極と第1のSiO2 膜を形成する工程と、(c)前記ゲート電極と第1のSiO2 膜をマスクにしてLDD用N- 拡散層を形成する工程と、(d)前記ゲート酸化膜及びゲート電極及び第1のSiO2 膜を覆う第2のSiO2 膜を形成する工程と、(e)前記ゲート電極及び前記第2のSiO2 膜の前記ゲート電極の側壁を覆っている部分をマスクとして用いて、前記下地のPウエル領域のみにN型不純物をイオン注入し、N型拡散層を形成する工程と、(f)前記Pウエル領域をレジストで覆い、Nウエル領域のゲート電極及び前記第2のSiO2 膜の前記ゲート電極の側壁を覆っている部分をマスクとして用いて下地のNウエル領域のみにP型不純物をイオン注入し、P型拡散層を形成する工程と、(g)全面に第3のSiO2 膜を形成後、前記N型拡散層とP型拡散層に対して加熱処理を行う工程と、(h)前記第2のSiO2 膜及び第3のSiO2 膜に対して異方性エッチングを行って前記ゲート電極の側壁に前記第2のSiO2 膜及び第3のSiO2 膜の残存部分からなるサイドウォールを形成する工程と、(i)前記サイドウォールをマスクとして用いて、前記下地全面に対してN型不純物をイオン注入し下地表面をアモルファス化する工程と、(j)前記下地に対して、アモルファスSiと高融点金属とアモルファスSiの3層膜を大気に晒さず連続して形成する工程と、(k)前記3層膜に対して熱処理を加えてシリサイド層を形成する工程と、(l)前記シリサイド層を形成した構造体を拡散層上に残す工程と、(m)前記シリサイド層を形成した構造体上に層間絶縁膜を形成した後、メタル配線を形成する工程とを施すことを特徴とするサリサイド構造を有するMOSFETの製造方法。

IPC (4)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 21/28 301 ,  H01L 21/3205

FI (3)：

H01L 27/08 321 F ,  H01L 21/88 Q ,  H01L 27/08 321 D