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J-GLOBAL ID：200903006632184933

半導体記憶装置の製造方法

Inventor： 田井 明 ,  樋口 安史
Applicant, Patent owner： 株式会社デンソー
Agent (1)： 伊藤 洋二
Gazette classification：公開公報
Application number (International application number)：1996210215
Publication number (International publication number)：1998056159
Application date： Aug. 08, 1996
Publication date： Feb. 24, 1998
Summary：

【要約】【課題】 不揮発性メモリを有する集積化回路において、不揮発性メモリのゲートに多層電極を使用するときにも、回路内の各素子上面に形成された層間絶縁膜に同じ大きさのコンタクトホールを形成する。【解決手段】 不揮発性メモリ素子のゲートに多層のゲート電極7、9cを用いた場合、周辺ロジック回路素子のゲート電極9a、9bの高さと異なり、フォトリソグラフィ工程において、不揮発性メモリ素子上のフォトレジスト18の方が周辺ロジック回路素子上のフォトレジスト18よりも厚く形成される。マスク寸法A、Bが同一のマスク17を用いて現像処理を行うと不揮発性メモリ素子上の厚いフォトレジスト18の解像が十分になされず、その後形成されるコンタクトホール31〜35も同一の大きさにならない。従って、マスク寸法Bをマスク寸法Aより大きくし、フォトレジスト18の解像が十分なされるようにする。

Claim (excerpt)：

半導体基板(1)に、多層のゲート電極(7、9c)を有する不揮発性メモリ素子と単層のゲート電極(9a、9b)を有する周辺ロジック回路素子を形成する工程と、前記不揮発性メモリ素子及び周辺ロジック回路素子の上に層間絶縁膜(16)を形成する工程と、前記層間絶縁膜(16)に、前記不揮発性メモリ素子及び周辺ロジック回路素子それぞれの電極と電気的導通を取るためのコンタクトホール(31〜35)を形成する工程とを備えて、半導体記憶装置を製造する方法において、前記コンタクトホール(31〜35)を形成する工程は、前記層間絶縁膜(16)の上面にフォトレジスト(18)を形成する工程と、前記フォトレジスト(18)の上に、前記不揮発性メモリ素子上のマスク寸法(B)が前記周辺ロジック回路素子の上のマスク寸法(A)より大きいマスク(17)を配置して、前記コンタクトホール(31〜35)を形成する部分の上の前記フォトレジスト(18)をエッチングする工程とを有し、この工程により形成されたフォトレジスト(18)を用いて前記コンタクトホール(31〜35)を形成することを特徴とする半導体記憶装置の製造方法。

IPC (2)：

H01L 27/115 ,  H01L 27/10 481

FI (2)：

H01L 27/10 434 ,  H01L 27/10 481

Patent cited by the Patent：

Cited by examiner (4)

• 特開昭62-035664
  
• 特開平4-093071
  
• 特開昭60-062162
  
• 特開平2-228022