スプリット・ゲート・メモリ装置

Inventor： , , , ,
Applicant, Patent owner：
Agent (1)：大貫進介 (外1名)
Gazette classification：公開公報
Application number (International application number)：1998185647
Publication number (International publication number)：1999074389
Application date： Jun. 15, 1998
Publication date： Mar. 16, 1999
Summary：

【要約】【課題】電力効率に優れ低電力用途に適した不揮発性メモリ装置と、不揮発性メモリ装置にアクセスする方法とを提供する。【解決手段】 EEPROM装置は、ソース,ドレイン,ドレインに隣接する選択ゲートおよびソースに隣接する制御ゲートを有する分割ゲートFET を備える。分割ゲートFET をプログラミングする際は、選択ゲートと制御ゲートとの間のチャネル領域部分内で電子が加速され、制御ゲートの下に存在するONO 積層部の窒化物層内に注入される。分割ゲートFET は、チャネル領域から電荷窒化物層内に正孔を注入することにより消去される。分割ゲートFETからデータを読み取る際は、選択ゲートに隣接するドレインに読取り電圧を印加する。次にドレインに結合されるビット線内を流れる電流を検知することにより、分割ゲートFET からデータが読み出される。

Claim (excerpt)：

スプリット・ゲ-ト・メモリ装置であって:半導体材料の本体;前記半導体材料本体内のソース領域;前記半導体材料本体内のドレイン領域;前記ソース領域を前記ドレイン領域から分離する、前記半導体材料本体内のチャネル領域;前記ドレイン領域に隣接する前記チャネル領域の第1部分の上に存在する誘電層;前記ソース領域に隣接する前記チャネル領域の第2部分の上に存在する誘電性積層部;前記誘電層の上に存在する第1導電層であって、前記ドレイン領域に隣在する第1側壁と前記第1側壁に対向する第2側壁とを有する第1導電層;および前記誘電性積層部の上に存在し、前記第1導電層の前記第2側壁に隣在する第2導電層;によって構成されることを特徴とするスプリット・ゲート・メモリ装置。

IPC (5)：

H01L 21/8247 , H01L 29/788 , H01L 29/792 , G11C 16/04 , H01L 27/115

FI (3)：

H01L 29/78 371 , G11C 17/00 621 Z , H01L 27/10 434

Patent cited by the Patent：

Cited by examiner (7)

不揮発性記憶素子およびその製造方法
Gazette classification：公開公報 Application number：特願平4-341965 Applicant：ローム株式会社
半導体装置
Gazette classification：公開公報 Application number：特願平5-049491 Applicant：ローム株式会社
半導体装置
Gazette classification：公開公報 Application number：特願平4-334347 Applicant：ローム株式会社

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