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J-GLOBAL ID：200903006940953808

記憶セルの埋込ビット線アレイを形成する方法

Inventor： チャールズ・デニソン
Applicant, Patent owner： ミクロン・テクノロジー・インコーポレーテッド
Agent (1)： 湯浅 恭三 (外6名)
Gazette classification：公開公報
Application number (International application number)：1993129154
Publication number (International publication number)：1994338597
Application date： May. 31, 1993
Publication date： Dec. 06, 1994
Summary：

【要約】 (修正有)【目的】記憶セルの埋込みビット線アレイを形成する方法を提供する。【構成】下記段階よりなる。半導体ウエーハ35の上に語線36,38,40のアレイを設ける段階。記憶セルのコンデンサと接続するための第1の活性領域48と、ビット線を接続するための第2の活性領域46による活性領域を語線の周囲に設け、記憶セルFETアレイを形成するする段階。第1の材料層を所定の厚みまで35上に設ける段階。第1の材料層を処理し、埋込みビット線を形成するための所定の幅を有する埋め込みビット線の溝のパターンを形成する段階。前記第1の材料層上方に絶縁材料層を所定の厚みまで設け、第1の選択された幅よりも小さくし、絶縁材料層でビット線の溝をより小さな第2の幅まで狭める段階。ビット線の接点開口を設ける段階。ドーピングしたポリシリコンとより高い導電性材料を溝の中に設けてビット線の情報とする段階。コンデンサアレイをウエーハ上に設ける段階。

Claim (excerpt)：

記憶セルの埋込ビット線アレイを形成する方法において、半導体ウエーハの上に実質的に電気的に絶縁された導電性の語線のアレイを設け、隣接する語線の導電性の部分を選択された分離距離によって相互に分離させる段階と、記憶セルのコンデンサと電気的に接続するための第1の活性領域と、ビット線と電気的に接続するための第2の活性領域とによって形成される活性領域を前記語線に隣接して設け、記憶セルFETのアレイを形成する段階と、酸化物及びポリシリコンに対して選択的にエッチング可能な第1の材料の層を選択された厚みまで前記ウエーハの上に設ける段階と、前記第1の材料の層をパターニング並びにエッチングし、その中に埋込ビット線を形成するための第1の選択された幅を有する埋込ビット線の溝のパターンを形成する段階と、パターニング並びにエッチングされた第1の材料の層の上方の前記ウエーハの上に絶縁材料の層を選択された厚みまで設け、前記選択された厚みを前記第1の選択された幅よりも小さくし、前記絶縁材料の層によって前記ビット線の溝をより小さな第2の幅まで狭め、前記より小さな第2の幅のビット線の溝にはベースを設ける段階と、ホトレジストを施し、露光し且つ剥離し、ビット線の溝と重なり合うビット線の第2の活性領域接点の第1のパターンを形成する段階と、前記第2の幅のビット線の溝のベースから絶縁材料をエッチングして第2の活性領域を上方に露出させ、これにより、前記第1のパターンの中にビット線の第2の活性領域接点の第2のパターンを形成する段階と、前記第2の幅のビット線の溝のベースを塞ぎ、且つ、その中の第2の活性領域に電気的に接触してビット線を少なくとも部分的に形成するに十分な選択された厚みの導電性のドーピングを受けたポリシリコンの層を前記ウエーハの上に設ける段階と、第2の幅のビット線の溝の中の前記導電性のドーピングを受けたポリシリコンよりも高い伝導度を有する導電性の材料を前記第2の幅のビット線の溝の中の前記ポリシリコンの上に設ける段階と、前記導電性の材料の上に絶縁材料を設ける段階と、前記ビット線の上に前記第1の活性領域と電気的に接触するコンデンサのアレイを設ける段階とを備える記憶セルの埋込ビット線アレイを形成する方法。

IPC (2)：

H01L 27/108 ,  H01L 21/3205

FI (4)：

H01L 27/10 325 D ,  H01L 21/88 Q ,  H01L 21/88 J ,  H01L 27/10 325 T

Patent cited by the Patent：

Cited by examiner (1)

• 半導体装置とその製造方法
  Gazette classification：公開公報   Application number：特願平4-191122   Applicant：株式会社東芝