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J-GLOBAL ID：200903006958475474

メモリデバイス

Inventor： ナカザト、カズオ ,  アーメド、ハルーン
Applicant, Patent owner： 株式会社 日立製作所
Agent (1)： 富田 和子
Gazette classification：公表公報
Application number (International application number)：1994514918
Publication number (International publication number)：1996506214
Application date： Dec. 17, 1993
Publication date： Jul. 02, 1996
Summary：

【要約】メモリセルは、側面ゲート(8)を有する多段トンネル接合デバイス(MTJ1)が接続されたメモリノード(2)を有する。このノードは、蓄積電荷のレベルがクーロン妨害により制限される第1および第2の量子化メモリ状態を呈する。この差異、少数の電子、例えば10個の電子の剰余または不足により量子化メモリ状態を表わす。ノードの状態は電位計MTJ3により検出される。個別にアドレス指定可能なメモリセルMmnのアレイを開示している。選択エッチングおよびリソグラフイーにより形成した側面ゲートGaAs MTJ構造を示している。また、多段トンネル接合を形成する複数の空乏領域で導電チャネルを変調するゲート構造も示している。

Claim (excerpt)：

メモリセルを有するメモリデバイスであって、 電荷を蓄積するメモリノード(2)と、 このメモリノードに接続され、蓄積電荷のレベルがクーロン妨害により制限される第1および第2の量子化メモリ状態を当該ノードが呈するように、電荷キャリアに対するトンネル障壁構造を形成する手段(MTJ1)と、 前記トンネル障壁構造に影響を与える場(field)を生成するゲート手段(8)と、 前記ノードにおける量子化状態間の遷移を起こさせるよう、電荷キャリアが前記トンネル障壁構造を通りぬける確率を制御する制御手段(Vsg,Vg)と、 を備えたメモリデバイス。

IPC (4)：

H01L 21/8247 ,  H01L 27/10 451 ,  H01L 29/788 ,  H01L 29/792