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J-GLOBAL ID：200903006970415037

狭撃型同期式遅延回路

Inventor： 佐伯 貴範
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 加藤 朝道
Gazette classification：公開公報
Application number (International application number)：1997102624
Publication number (International publication number)：1998285004
Application date： Apr. 04, 1997
Publication date： Oct. 23, 1998
Summary：

【要約】【課題】単純な論理ゲートで構成され、基本素子の遅延時間を等分した遅延時間を提供する半導体装置の提供。【解決手段】互いに逆向きに配置されたほぼ一定の遅延時間の長さごとに出力端子を有する第1、第2の遅延回路列101、103を有し、第1、第2の遅延回路列101、103のそれぞれ隣接する出力端子の出力が比較器104に接続する。

Claim (excerpt)：

信号伝達経路からみて互いに逆向きに配置された、略一定の遅延時間の長さごとに出力端子を有する、第1、第2の遅延信号線を有し、前記第1、第2の遅延信号線のそれぞれ隣接する出力端子の出力が比較器に接続されてなる、ことを特徴とする半導体装置。

IPC (3)：

H03K 5/135 ,  H03H 11/26 ,  H03L 7/00

FI (3)：

H03K 5/135 ,  H03H 11/26 A ,  H03L 7/00 B