半導体装置の製造方法

Inventor：
Applicant, Patent owner：
Agent (1)：稲垣清
Gazette classification：公開公報
Application number (International application number)：1993348946
Publication number (International publication number)：1995202044
Application date： Dec. 28, 1993
Publication date： Aug. 04, 1995
Summary：

【要約】【目的】半導体メモリのメモリセル部のトランジスタおよび周辺部のトランジスタの各拡散層の形成を、レジスト工程数の増加なしに独立に形成する。【構成】 2層ゲートMOS構造のメモリセルのフローティングゲート6は、ポリシリコン膜9で形成され、フィールド4の一部と重なる。メモリセル部以外の周辺部をポリシリコン膜9が覆った状態で第1回目のAsイオン注入を行い、セル部に第1の拡散層を形成する。その後周辺部のポリシリコン膜9をパターニングして、メモリセル部をレジストで覆い、第2回目のAsイオン注入を行なう。これにより、周辺部に第2の拡散層を形成し、周辺部のトランジスタを一層ゲートMOS構造に形成する。

Claim (excerpt)：

半導体基板の主面にメモリセル部及び該メモリセル部に隣接する周辺部を備える半導体装置の製造方法において、前記主面上にトンネルゲート酸化膜を形成する工程と、前記トンネルゲート酸化膜表面に第1のポリシリコン膜を形成し、次いで、前記メモリセル部の前記第1のポリシリコン膜をパターニングしてフローティングゲートを形成する工程と、前記フローティングゲート表面に絶縁膜を形成し、次いで、前記主面の全面に第2のポリシリコン膜を形成する工程と、前記周辺部を前記第2のポリシリコン膜で被覆したまま、前記メモリセル部の前記第2のポリシリコン膜、絶縁膜およびフローティングゲートをパターニングする工程と、前記主面に第1のイオン注入を行い、前記メモリセル部のみに第1の拡散層を形成する工程と、前記周辺部の前記第2のポリシリコン膜をパターニングしてゲート電極を形成する工程と、第2のイオン注入を行い、少なくとも前記周辺部に第2の拡散層を形成する工程とを備えることを特徴とする半導体装置の製造方法。

IPC (6)：

H01L 21/8247 , H01L 29/788 , H01L 29/792 , H01L 27/115 , H01L 29/78 , H01L 21/336

FI (3)：

H01L 29/78 371 , H01L 27/10 434 , H01L 29/78 301 Y

Patent cited by the Patent：

Cited by examiner (5)

特開昭62-045165
特開昭62-150782
特開昭63-314868

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