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J-GLOBAL ID：200903007140587826

半導体装置

Inventor： 榊原 利夫 ,  飯田 眞喜男 ,  杉坂 貴是 ,  三浦 昭二
Applicant, Patent owner： 日本電装株式会社
Agent (1)： 恩田 博宣
Gazette classification：公開公報
Application number (International application number)：1993049656
Publication number (International publication number)：1994268054
Application date： Mar. 10, 1993
Publication date： Sep. 22, 1994
Summary：

【要約】【目的】 極めて簡単に容量結合防止用の導電性物質にコンタクトを取ることができる半導体装置を提供するにある。【構成】 シリコン酸化膜4上にN- シリコン基板1が配置されている。そして、N- シリコン基板1には複数の回路素子が形成されるようになっている。N-シリコン基板1には、シリコン酸化膜4に達するトレンチ6が形成され、このトレンチ6により回路素子形成用島7が区画形成されている。又、回路素子形成用島7の外周部にはシリコン酸化膜9が形成されている。さらに、回路素子形成用島7の間におけるN- シリコン基板1には容量結合防止用島8が形成され、この容量結合防止用島8は一定電位となるよう印加されている。

Claim (excerpt)：

絶縁膜上に設けられたシリコン基板に複数の回路素子が形成された半導体装置において、絶縁膜上に配置されたシリコン基板に、前記絶縁膜に達するトレンチにより区画形成された回路素子形成用島と、前記回路素子形成用島の外周部に形成された絶縁層と、前記回路素子形成用島の間におけるシリコン基板に形成され、一定電位となるよう印加された容量結合防止用島とを備えたことを特徴とする半導体装置。

IPC (2)：

H01L 21/76 ,  H01L 27/04

Patent cited by the Patent：

Cited by examiner (3)

• 特開平4-239154
  
• 特開昭54-022269
  
• 特開昭61-158591