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J-GLOBAL ID：200903007410608693
半導体装置の製造方法
Inventor：
,
Applicant, Patent owner：
Agent (1)：
京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1992183281
Publication number (International publication number)：1994029530
Application date： Jul. 10, 1992
Publication date： Feb. 04, 1994
Summary：
【要約】【目的】リソグラフィ技術による加工限界寸法以下にゲート長を縮小する。【構成】シリコン基板1にチャネルストッパ2を形成したのち、フィールド酸化膜3を形成する。つぎに酸化シリコン膜4および窒化シリコン膜5を順次堆積する。つぎにレジスト6をマスクとして窒化シリコン膜5をエッチングして溝を形成したのち、レジスト6を剥離する。つぎに窒化シリコン膜7を堆積したのち、エッチバックして側壁7aを形成する。つぎに溝底部の酸化シリコン膜4をエッチングしたのち、ゲート絶縁膜8を形成する。つぎに厚いポリシリコン9を堆積したのちエッチバックまたは研磨してから、ポリシリコン9からなるゲート電極9aを形成する。つぎに窒化シリコン膜5および側壁7aをエッチングしたのち、イオン注入によりソース・ドレイン10を形成する。
Claim (excerpt)：
半導体基板の一主面上に第1の絶縁膜を堆積したのち、前記第1の絶縁膜の一部をエッチングして溝を形成する工程と、全面に第2の絶縁膜を堆積したのちエッチバックして前記溝に前記第2の絶縁膜からなる側壁を形成する工程と、前記溝内の前記半導体基板表面にゲート絶縁膜を形成する工程と、全面に導電膜を堆積したのちエッチバックして前記溝内に前記導電膜からなるゲート電極を形成する工程と、前記第1の絶縁膜および前記側壁を選択エッチングする工程とを含む半導体装置の製造方法。
Patent cited by the Patent：
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