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J-GLOBAL ID：200903007483324316

薄膜トランジスタアレイ基板

Inventor： 中川 直紀
Applicant, Patent owner： 株式会社アドバンスト・ディスプレイ
Agent (1)： 朝日奈 宗太 (外2名)
Gazette classification：公開公報
Application number (International application number)：1996082644
Publication number (International publication number)：1997274202
Application date： Apr. 04, 1996
Publication date： Oct. 21, 1997
Summary：

【要約】【課題】 ソース電極線と保持容量電極線との層間短絡の発生がなく、ソース電極にかけられる電圧の遅延や保持容量電極線にかかる電位の変動の少ない薄膜トランジスタアレイを提供する。【解決手段】 透明絶縁性基板と、該透明絶縁性基板上に並設されたゲート電極線3a、3bと、ソース電極線7と、薄膜トランジスタと、画素電極9と、保持容量電極線2と、保持容量絶縁膜とを1画素とし、該画素が2次元アレイ状に配列された薄膜トランジスタアレイ基板であって、前記保持容量絶縁膜は前記画素電極からみて前記透明絶縁性基板側に形成されており、保持容量絶縁膜、ゲート絶縁膜、半導体層およびチャネル保護膜からなる、半導電性の層を含む多層の絶縁膜が前記ソース電極線と前記保持容量電極線に挟まれて形成されている。

Claim (excerpt)：

透明絶縁性基板と、該透明絶縁性基板上に並設されたゲート電極線と、該ゲート電極線に直交するように設けられたソース電極線と、前記ゲート電極線およびソース電極線の交差部に設けられた薄膜トランジスタと、該薄膜トランジスタのドレイン電極に接続された画素電極と、保持容量電極線と、該保持容量電極線および前記画素電極に挟まれた保持容量絶縁膜とを1画素とし、該画素が2次元アレイ状に配列された薄膜トランジスタアレイ基板であって、前記保持容量絶縁膜は前記画素電極からみて前記透明絶縁性基板側に形成されており、前記保持容量絶縁膜、ゲート絶縁膜、半導体層およびチャネル保護膜からなる多層の絶縁膜が前記ソース電極線と前記保持容量電極線に挟まれて形成されてなることを特徴とする薄膜トランジスタアレイ基板。

IPC (3)：

G02F 1/136 500 ,  G02F 1/1345 ,  H01L 29/786

FI (3)：

G02F 1/136 500 ,  G02F 1/1345 ,  H01L 29/78 612 C