Pat

J-GLOBAL ID：200903007525389545

絶縁ゲート型半導体装置およびその製造方法

Inventor： 上杉 勉 ,  河路 佐智子 ,  樹神 雅人
Applicant, Patent owner： 株式会社豊田中央研究所
Agent (1)： 布施 行夫 (外2名)
Gazette classification：公開公報
Application number (International application number)：1996103962
Publication number (International publication number)：1997270513
Application date： Mar. 29, 1996
Publication date： Oct. 14, 1997
Summary：

【要約】【課題】 パワーMOSFET等のオン抵抗等を増加させることなく寄生バイポーラトランジスタの電流増幅率(hFE)を効果的に低減し、低オン抵抗と高破壊耐量とを同時に満足できるデバイスを実現することにある。【解決手段】 本発明は、素子中に酸化膜230を埋込み、SOI構造を積極的に利用することにより、高いアバランシェ破壊耐量を有するパワーMOSFET等のパワーデバイスを実現するものである。埋め込み酸化膜230上の界面近傍の領域310の単結晶の少数キャリアのライフタイムは、他の領域の単結晶の少数キャリアのライフタイムよりも低下しており、よって少数キャリアのライフタイムを通常のエピタキシャルSi層より極めて低くできるため、寄生バイポーラトランジスタのhFEを非常に低い値にすることができる。

Claim (excerpt)：

絶縁ゲートに印加する電圧によってチャネル形成領域におけるチャネルの形成/非形成を制御する絶縁ゲート型半導体装置であって、単結晶半導体基板を構成する第1導電型の第1の領域と、その第1の領域内に設けられ、その表面の一部が前記チャネル形成領域となる第2導電型の第2の領域と、その第2の領域の表面部分に設けられた絶縁ゲート型トランジスタの能動層となる第3の領域と、前記半導体基板内に埋め込まれた電気的絶縁層とを有し、前記電気的絶縁層の上面の上側に位置する所定の領域の単結晶の少数キャリアのライフタイムが、その他の領域の単結晶の少数キャリアのライフタイムより低下しており、前記所定の領域は前記第2の領域の一部を少なくとも含んでおり、かつ前記所定の領域は、前記第2の領域における前記チャネル形成領域を含まないことを特徴とする絶縁ゲート型半導体装置。

FI (4)：

H01L 29/78 652 C ,  H01L 29/78 652 G ,  H01L 29/78 653 A ,  H01L 29/78 655 B