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J-GLOBAL ID：200903007572685322

半導体装置の製造方法

Inventor： 秋山 和隆 ,  小野 仁久 ,  小寺 雅子 ,  竪山 佳邦
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦 (外6名)
Gazette classification：公開公報
Application number (International application number)：1997226676
Publication number (International publication number)：1998125681
Application date： Aug. 22, 1997
Publication date： May. 15, 1998
Summary：

【要約】【課題】弾性率の適正化を施した研磨パッドを用いて、段差0.8μmのランダムな配線パターン上の層間膜に対し、過度にダミーパターンを挿入しなくても、段差0.2μm以下まで平坦化する。【解決手段】Siウエハー10上にSiO2 膜11を形成し、このSiO2 膜11上にAl膜12及びTiN膜13からなる配線14を形成し、全面にSiO2膜15を堆積する。このとき、研磨前のSiO2 膜15の表面に存在している凹凸のうちの凸部16の面積の占有率が60%以上であり、かつ配線14の面積の占有率が60%以下となるようにする。次にCMP法による研磨により、配線14上に形成されたSiO2 膜15表面に存在する凸部16に対して平坦化処理を施す。

Claim (excerpt)：

半導体基板上に任意のパターンを有する第1の層を形成し、上記第1の層を覆うように第2の層を形成し、研磨パッドを用いて上記第2の層の表面を研磨することによって第2の層を平坦化する半導体装置の製造方法であって、上記第2の層の任意箇所における1mm×1mmの範囲の領域で、研磨前の上記第2の層表面に存在している凹凸のうちの凸部の面積の占有率が60%以上であり、かつ上記第1の層の面積の占有率が60%以下の状態で上記第2の層を研磨することを特徴とする半導体装置の製造方法。

IPC (4)：

H01L 21/3205 ,  H01L 21/28 301 ,  H01L 21/304 321 ,  H01L 21/304

FI (5)：

H01L 21/88 K ,  H01L 21/28 301 R ,  H01L 21/304 321 S ,  H01L 21/304 321 M ,  H01L 21/88 R