Pat
J-GLOBAL ID：200903007711583513
半導体装置の製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1993142461
Publication number (International publication number)：1995014932
Application date： Jun. 15, 1993
Publication date： Jan. 17, 1995
Summary：
【要約】【目的】スタック容量を有するDRAMの容量コンタクトホールとノード電極を1回のリソグラフィ工程で形成する。【構成】層間絶縁膜の最上層の窒化シリコン膜10上に第1の多結晶シリコン膜1と第1の酸化シリコン膜を形成し、第1の孔を形成し、その側壁に第2の多結晶シリコン膜14aを形成する。この11,14aをマスクとして容量コンタクトホール(第3の孔16)を開孔する。この後、第3の多結晶シリコン膜17を堆積し、これを介して筒状の第2の多結晶シリコン膜14aの側面に酸化シリコン膜のスペーサ18を形成し、これを核として円筒型のノード電極(20)を形成する。
Claim (excerpt)：
半導体チップの所定の層間絶縁膜を第1の導電膜で被覆し第1の絶縁膜を堆積し前記第1の絶縁膜を貫通する所定深さの第1の孔を形成する工程と、前記第1の孔の最小幅の1/2より薄い第2の導電膜を堆積した後異方性エッチングを行ない前記第1の孔の側面に前記第2の導電膜を筒状に残すことにより前記層間絶縁膜に達する第2の孔を形成する工程と、前記第2の導電膜および前記第1の導電膜の少なくとも一方をマスクとしてエッチングを行ない前記第1の絶縁膜を除去するとともに前記層間絶縁膜を貫通してその下部にある導電領域に達する第3の孔を形成する工程と、第3の導電膜を全面に堆積して前記第3の孔を充填する工程と、第2の絶縁膜を堆積し異方性エッチングを行ない前記筒状の第2の導電膜の側面を前記第3の導電膜を介して被覆するスペーサを形成した後第4の導電膜を全面に堆積することを少なくとも一回行なう工程と、異方性エッチングにより前記第4の導電膜、第3の導電膜および第1の導電膜を選択的に除去して前記スペーサの上部および前記層間絶縁膜を露出させる工程と、前記スペーサをエッチングにより除去する工程によりキャパシタの下部電極を形成することを特徴とする半導体装置の製造方法。
IPC (4)：
H01L 21/8242
, H01L 21/822
, H01L 27/04
, H01L 27/108
H01L 27/10 325 C
, H01L 27/04 C
