半導体DRAMセルのキャパシタ製造方法及び半導体DRAMセル

Inventor：
Applicant, Patent owner：
Agent (1)：中村純之助 (外1名)
Gazette classification：公開公報
Application number (International application number)：1995007204
Publication number (International publication number)：1995283328
Application date： Jan. 20, 1995
Publication date： Oct. 27, 1995
Summary：

【要約】【目的】半導体DRAMセルのキャパシタ容量の増大。【構成】半導体基板20にトランジスタを形成し、第1絶縁膜22で覆い、第1絶縁膜の全面に第1導電膜を蒸着し、コンタクト穴部分の第1絶縁膜と第1導電膜とをエッチングして取り除き下部プレート電極23を形成する工程、下部プレート電極の表面に誘電膜25を堆積する工程、トランジスタのソースコンタクト部12の誘電膜をエッチングして取り除き、第2導電膜を基板全面に蒸着し整形して下部ノード電極27を形成する工程、第3絶縁膜で基板全面を覆い、下部ノード電極と後に形成する上部ノード電極とを接続する経路穴を形成し、第3導電膜を堆積し上部ノード電極31を形成する工程、上部ノード電極の表面に誘電膜32を堆積し、その上に第4導電膜を堆積して上部プレート電極33を形成する工程を含んでなる半導体DRAMセルのキャパシタ製造方法及び半導体DRAMセルからなる。

Claim (excerpt)：

半導体DRAMセルのキャパシタ製造方法において、(1)半導体基板の所定部分にトランジスタを形成した後、上記半導体基板を第1絶縁膜で覆い、上記第1絶縁膜の全面に第1導電膜を堆積した後、上記第1絶縁膜と上記第1導電膜とから上記トランジスタのソースとドレーンのコンタクト部をエッチングして取り除き、下部プレート電極を形成する工程と、(2)上記下部プレート電極の表面にキャパシタ用誘電膜を形成する工程と、(3)上記キャパシタ用誘電膜の、上記ソースの上記コンタクト部に位置する部分をエッチングして取り除いた後、残存する上記キャパシタ用誘電膜上と上記ソースの上記コンタクト部とを含む基板全面に第2導電膜を堆積し、上記第2導電膜を整形してキャパシタの下部ノード電極を形成する工程と、(4)上記工程を施した上記半導体基板の全面を第3絶縁膜で覆い、上記下部ノード電極と、後に形成する上部ノード電極とを接続するための経路穴を上記第3絶縁膜を穿って形成した後、上記経路穴内と上記第3絶縁膜上とに第3導電膜を堆積し、上記第3導電膜を整形してキャパシタの上部ノード電極を形成する工程と、(5)上記上部ノード電極の表面に誘電膜を形成した後、上記誘電膜上に第4導電膜を堆積してキャパシタの上部プレート電極を形成する工程、とを含んでなる半導体DRAMセルのキャパシタ製造方法。

IPC (4)：

H01L 21/8242 , H01L 27/108 , H01L 27/04 , H01L 21/822

FI (3)：

H01L 27/10 325 M , H01L 27/04 C , H01L 27/10 325 C

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