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J-GLOBAL ID：200903007846768203

半導体基板及びその作製方法

Inventor： 山方 憲二 ,  米原 隆夫
Applicant, Patent owner： キヤノン株式会社
Agent (1)： 丸島 儀一
Gazette classification：公開公報
Application number (International application number)：1992016511
Publication number (International publication number)：1993217992
Application date： Jan. 31, 1992
Publication date： Aug. 27, 1993
Summary：

【要約】 (修正有)【目的】 貼り合わせ法によって高性能SOI基板を作製するにあたって、膜厚分布の良好な基板を生産性良く提供するとともに、貼り合わせ基板表面に微小なボイドが発生しても、このボイドが薄膜デバイスの形成になんら悪影響を与えない構造のSOI基板を提供すること。【構成】 シリコン単結晶基板100の全体を陽極化成により多孔質化する工程、該多孔質化した一表面101上にシリコン単結晶薄膜をエピタキシャル成長させる工程、該エピタキシャル層102の表面を酸化する工程及び該酸化面103に堆積膜107を形成する工程とを経て得られる第1の基板の前記堆積膜を第2の基板110と密着させ、前記密着した基板に熱処理を施した後に多孔質シリコン部分を選択的にエッチングすることにより得られることを特徴とする半導体基板。

Claim (excerpt)：

シリコン単結晶基板の全体を陽極化成により多孔質化する工程、該多孔質化した一表面上にシリコン単結晶薄膜をエピタキシャル成長させる工程、該エピタキシャル層の表面を酸化する工程及び、該酸化面に堆積膜を形成する工程とを経て得られる第1の基板の前記堆積膜を第2の基板と密着させ、前記密着した基板に熱処理を施した後に多孔質シリコン部分を選択的にエッチングすることにより得られることを特徴とする半導体基板。

IPC (3)：

H01L 21/306 ,  H01L 27/12 ,  H01L 21/02

Patent cited by the Patent：

Cited by examiner (5)

• 特開昭55-055568
  
• 特開平1-258790
  
• 特開昭61-238391
  
• 特開平2-309636
  
• 特開平2-178926